Modelado de memoria de acceso aleatorio en Verilog

Navega tus respuestas
1

¿Existe una forma mejor / alternativa de modelar la memoria RAM en Verilog que no sea declararla como una matriz de registros? La mayoría de las fuentes a las que me referí tienen memorias codificadas de la siguiente manera. 

output reg [WIDTH-1:0] word_out; 
input [WIDTH-1:0] word_in, cpu_addr;
input reset, we, clk;
reg [WIDTH-1:0] chip [0:DEPTH-1];

always @ (posedge clk)
begin
  if (!reset)
    begin
      if (we)
        begin
          chip[word_addr] <= word_in;
          word_out <= word_in;
        end

      else
        word_out <= chip[word_addr];
      end
    end

¿Hay una alternativa a esto, probablemente usando flipflops o algo así?

    
pregunta titan

1 respuesta

3

Creo que sabe que hay diferentes tipos de sistemas de modelado en HDL:
1) Modelo de comportamiento: describe el comportamiento del sistema como un programa de computadora
2) Modelado estructural: interconectando componentes primitivos y complejos mediante señales
3) Mixto - combinando (1) y (2)

Si está más interesado en el comportamiento, use la representación de matriz. Es una mejor abstracción para el paradigma "tipo programa".
Si desea más componentes de interconexión existentes, puede modelarse, descargar o usar una RAM de alguna biblioteca estándar, que se representará como un componente con entradas y salidas para usted.

    
respondido por el Eugene Sh.

Lea otras preguntas en las etiquetas

¿Cómo hacer un Choke de RF? Ejecutando push $ reg usando una instrucción en ruta de datos de ciclo único