flip flop basado en reloj monofásico verdadero

Este es un diseño interesante, pero parece muy sensible al proceso utilizado. Fundamentalmente, es una celda de RAM dinámica, por lo que el estado se almacena como carga en el nodo etiquetado! Q, utilizando las capacidades de compuerta de M7 y M12. La parte inusual es que también almacena brevemente la carga en otras dos ubicaciones: la puerta de M5 y las puertas de M3 y M10.

Llamemos a cada columna de transistores en el diagrama una etapa, por ejemplo, la etapa 1 consiste en M1, M4 y M8.

Supongamos que la entrada del reloj es 0 y la entrada de datos también es 0. En este caso, la salida de la etapa 1 es 1, la salida de la etapa 2 es 1, y la salida de la etapa 3 es de alta impedancia, lo que significa que su salida no está conectada a ninguno de los rieles de alimentación. Como resultado, la carga en! Q no cambia. Ahora supongamos que la señal del reloj sube. Esto hace que la salida de la etapa 1 sea de alta impedancia, por lo que permanece en 1 debido a la carga almacenada en la puerta de M5. La etapa 2 ahora genera 0, así que la etapa 3 genera 1, lo que hace que la carga se almacene en! Q si aún no lo estaba. El valor de los datos ha sido bloqueado.

Supongamos que, en cambio, la entrada del reloj es 0 y la entrada de datos es 1. En este caso, la salida de la etapa 1 es 0, la salida de la etapa 2 es 1 y la salida de la etapa 3 es de alta impedancia. Como resultado, la carga en! Q no cambia. Ahora supongamos que la señal del reloj sube. La etapa 1 aún genera 0, por lo que la salida de la etapa 2 es de alta impedancia, lo que significa que permanece en 1 debido a la carga almacenada en las puertas de M3 y M10. La etapa 3 ahora genera 0, lo que elimina cualquier carga almacenada en! Q.

La etapa 4 es el reinicio: cuando! R baja, M11 se enciende, asegurándose de que! Q esté cargada. La etapa 5 es un inversor, por lo que Q será 1 cuando! Q sea 0 y viceversa. También actúa como un búfer, lo que permite que la corriente se extraiga de Q sin afectar la carga en! Q.

El aspecto inteligente de este diseño, y la razón por la que es tan complicado, es que se activa desde el borde: un cambio a D mientras el reloj está alto no afecta a la salida: supongamos que D es 0 mientras que el reloj es 1, y luego D va a 1. Esto hará que la salida de la etapa 1 vaya a 0, lo que hará que la etapa 2 tenga una impedancia alta, por lo que su salida de 0 se mantendrá por capacitancia y la salida de la etapa 3 no cambiará. De manera similar, si D es 1, mientras que el reloj es 1 y luego D va a 0, la etapa 1 tendrá una alta impedancia, lo que preservará su salida de 0, por lo que las etapas posteriores no cambiarán.

Para discutir, agregué 3 etiquetas de señal (en azul) a su diagrama:

Paraentenderestecircuito,ayudapensarenélcomoenetapas.

Etapa5esuninversorsimple.

LaEtapa4estácontroladaporlaseñal\$\bar{R}\$queindicaquecuandoseafirmaesaltaS3,loqueobligaaQa1.ElúnicoproblemaqueveoaquíesqueesunaposibilidaddeacortarVddaGndatravésdeM11-M6-M3.Ignoremosesoporahora.

Etapa1sepuedeconsiderarcomo:

CuandohayZ(altaimpedancia),seasumequeelvaloreselmismoqueelúltimoimpulsadoactivamente,ysemantieneporlascapacitanciasparásitas(principalmenteladela(s)puerta(s)MOSFETdelasiguienteetapa).

TengaencuentaqueRSTtieneprioridad.EstosecomportaefectivamentecomounpestilloS-RconsuentradaSinvertida.

Etapa2yetapa3sontopológicamenteidénticasymuysimilaresalaetapa1(exceptoque\$\overline{SET}\$tieneprioridad).Sepuedenconsiderardelasiguientemanera:

Una característica interesante es que si una de las entradas se desactiva, entonces la salida puede permanecer donde está, o voltearse una vez en la dirección asociada con la otra entrada si se afirma.

Las conexiones son las siguientes:

Stage !SET  RST
  1    Clk  D
  2    Clk  S1
  3    S2   Clk

El truco de cómo funciona se reduce a las dos primeras etapas (S1 y S2) que tienen Clk como su \ $ \ overline {SET} \ $.

Comenzamos con Clk como 0. S1 básicamente invierte D, y S2 se fija en 1.

En el borde ascendente de Clk, su \ $ \ overline {SET} \ $ se desactiva, lo que significa que sus salidas solo pueden pasar a 0 (o permanecer en 1). Debido a que están en serie, S1 determina el cambio de S2 a 0 (cuando S1 es 1). Pero si S1 era 1 para empezar, entonces S2 cambió a 0 en el flanco (que es lo opuesto a S1, y ahora S2 no puede volver a 1), y si S1 era 0 para empezar, entonces S1 no puede cambiar de todos modos (incluso si D cambia), y S2 permanece con su valor original de 1 (que también es lo opuesto a S1).

Entonces, juntos atrapan D en S2 en el borde positivo del reloj.

Mientras Clk permanece en 1, S3 es efectivamente \ $ \ overline {S2} \ $. Y como S2 no cambia, tampoco lo hace S3. Por cierto, dado que S2 se fijó en 1 justo antes del flanco, S3 puede cambiar a 0 momentáneamente, justo antes de obtener el valor correcto.

Cuando Clk baja a 0, S2 se fuerza a 1 (porque \ $ \ overline {SET} \ $ tiene prioridad), por lo tanto S3 no tiene \ \ \ \ overline {SET} \ $ o RST afirmado, y mantiene su valor. Mientras tanto, S1 se convierte en \ $ \ overline {D} \ $, preparándose para el siguiente flanco ascendente de Clk.

Básicamente, S2 cambia al valor D preped de S1 en el flanco ascendente de Clk y permanece allí, se propaga a S3 poco después (y se convierte en Q después del inversor de la etapa 5), y cuando Clk cae a 0, S3 se mantiene Q), mientras que S1 pone en cola la próxima D, y S2 se fija en 1.

Al final del día, se comporta como un FF normal desde el exterior, excepto que, dado que las señales internas se mantienen por capacitancia, las fugas corromperán los valores si no se actualizan con frecuencia haciendo un ciclo del reloj y repitiendo esto constantemente. secuencia de eventos.