Las hojas de datos SRAM (paralelas) a menudo enumeran tiempos de respuesta como 70 ns.
Si / CE y / RD se mantienen bajos y la dirección se cambia cada 35 ns, ¿cuál será la salida en los pines de datos?
Estoy esperando el contenido de esas direcciones (retrasado 70 ns) o un desorden complejo que depende de la fila / columnas de las direcciones.
es decir, ¿Es el tiempo de respuesta un retraso uniforme o un límite máximo máximo en un retraso no uniforme?