circuitos de condensadores de desacoplamiento múltiples (integrando circuitos múltiples)

Si este es un proyecto personal,

• Coloque una tapa de cerámica SMD de 100nF (o mejor 1µF) (X7R 16V) en cada pin VCC.

Las tapas valen centavos cada una, si construyes un millón de tablas, sí, puedes dedicar el tiempo para determinar con precisión si cada una de ellas es realmente necesaria, pero para un proyecto de bricolaje, invierte 50 centavos en mayúsculas y no gastes horas pensando en ello ...

Usando la misma filosofía, puedes pagar $ 10 por una placa de 2 capas, o $ 35 por una de 4 capas , si esto ahorra 4 horas de tiempo de diseño, entonces vale la pena ...

  

El TLF80511TFV50 alimentará la MCU y los dos chips CAN. También alimentará tres extensores de E / S I2C (PCF8575), pero estos apenas requieren alimentación.

Los expansores IO dibujarán pulsos de corriente cuando cambien sus salidas, por lo que también necesitan límites.

Ahora compruebe la hoja de datos de LDO para ver si está en mayúsculas, dice "capacitancia mínima 1µF, ESR máxima 5 ohms".

Por lo tanto, no hay capacidad máxima, y no hay ESR mínimo.

Entonces, si pones un MLCC de 1µF en cada chip, estás listo.

Agregue otro límite en la entrada LDO. No se moleste con los valores, solo tenga un rollo de 1 µF MLCC ... el rollo de 100 será más barato que 10x100nF, 10x10nF, etc ...

Ahora, si se siente paranoico adicional, puede agregar un condensador electrolítico de aluminio en la entrada del regulador, e incluso en la salida ... Probablemente no será necesario, de acuerdo con la hoja de datos de LDO. Si tiene espacio para ello en su placa, una huella de condensador no le costará nada si no tiene un tope.

No se moleste con las rabietas a menos que tenga requisitos estrictos de altura.

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EDIT

El trabajo de la tapa en el pin del chip es suministrar corriente rápidamente cuando sea necesario (lo que dificulta la inductancia de las trazas VCC) y mantener pequeña la antena de bucle de corriente (evita la emisión de ruido de las corrientes de suministro del chip).

Para un límite de 0805, la inductancia estaría un poco por debajo de 1nH. Ahora, en su mayoría utiliza chips de baja frecuencia (según los estándares modernos) y también tenga en cuenta que la inductancia de los cables de conexión que conectan el chip a los pines será de > 5nH, por lo que no es necesario colocar varias tapas. paralelo en cada pin con valores escalonados (como 10nF 100nF en paralelo) para reducir la inductancia de las tapas a 0.5nH ... eso no importaría en absoluto.

También (a menos que use capas múltiples de fantasía) vias & Las trazas tendrán más inductancia que la tapa. Así que se trata de colocar la tapa cerca del pin y asegurarse de que el bucle de retorno de GND al pin de GND del mismo chip esté apretado.

En 2 capas, la ironía es que lo que estás haciendo no es diferente de, digamos, diseñar el tablero para un Commodore 64 ... Observe 1 casquillo de desacoplamiento por chip, y todas las huellas en la capa superior se vuelven horizontales, todas las huellas en el otro lado irían en vertical. Por lo tanto, puedes hacer una especie de grilla para poder y GND. Consulte este enlace .

Si usa 4 capas con planos de potencia / gnd, el suministro será de muy baja impedancia, por lo que la colocación de las tapas es menos crítica.