Lo que limita el límite inferior de la latencia DRAM CAS

  

¿Cuál es el mayor cuello de botella en esta secuencia

Mi conjetura sería parasitics. La línea de lectura de cobre y el ampilfier de lectura se verían como un filtro de paso bajo de R / C cuando se lee desde una celda DRAM.

Y como hay límites en cuanto a la anchura de la línea de cobre y el grosor de los aislamientos, la constante de tiempo R / C se mantuvo aproximadamente igual, incluso cuando las estructuras de silicio se hicieron más pequeñas en los procesos más nuevos.

Intentar mejorar esta constante de tiempo probablemente reduzca demasiado la densidad de los datos, lo que también es un parámetro importante en el diseño de DRAM.

DRAM no es realmente tan rápido. La única razón por la que admite un reloj rápido es porque el ancho interno de la fila es muchas veces el ancho de la interfaz externa, por lo que después de pagar la penalidad de abrir la fila, se puede leer en pedazos mucho más rápido, ya que la matriz DRAM real está inactiva , esperando que la fila se cierre. Y luego, la siguiente fila por dirección se encuentra físicamente en un banco diferente, por lo que puede abrirse antes de que se cierre la primera y no habrá ningún retraso adicional en la lectura de varias filas consecutivas. Básicamente, las cosas se intercalan y se conectan en paralelo para enmascarar la lentitud de la matriz de memoria lo más posible, pero es inevitable en el primer acceso en una ráfaga.