Estoy realizando una simulación de mi diseño de investigación en un único FPGA, en el que simulé dos chips de conmutación ASIC y un FPGA. Quiero decir, simulé un solo FPGA trabajando como dos chips y los conecté para que pudieran transferir el tráfico al otro lado. También conecté sus puertos lógicos a un "Árbitro" que reenviará el tráfico a los puertos Ethernet de salida física en "Primero en entrar, primero en salir". Como simulo todo esto en un solo FPGA, tengo lógica para implementar el Árbitro, que es la etapa importante de este diseño. Y en la simulación todo va bien. A continuación se muestra el experimento simulado. Quiero hacerlo en ASIC real y FPGA ahora.
Solo quiero saber si es posible en ASIC real y FPGA conectarlos a los mismos puertos físicos de salida. En caso afirmativo, entonces ¿dónde podemos implementar la cola de salida que almacenará en búfer los paquetes que vienen de ASIC y FPGA (después del procesamiento) y lanzarlos en orden FIFO hacia los puertos eth de salida? Porque aquí no tenemos el "Árbitro" para reenviar el tráfico proveniente de ambos chips de conmutación, por ejemplo, por ejemplo. FIFO.
Dos maneras en las que pensé es: 1) La memoria de puerto y 2) La memoria compartida (SRAM, DRAM) podría ser la solución. O cualquier otra idea mejor que puedas dar. Gracias