Piense en dónde se ubicarían para minimizar la inductancia entre ellos y su chip. Los de menor valor se colocan más cerca con los bultos más grandes un poco más lejos.
Muchas veces esto está directamente debajo de su bga, pero dependiendo del diseño de su plano de referencia podría estar justo en el borde del chip. Las partes con pies o qfns las querrán cerca de los pasadores.
Nuevamente, el objetivo como dijiste es minimizar la impedancia donde sea que puedas. Cada conexión, vía, traza y plano agrega impedancia entre usted y su PDN. Piénsalo de esa manera y deberías estar bien.
Esta es la razón por la que, por ejemplo, no desea compartir las vías con los límites de PDN, así como por qué ahora se prefiere el enrutamiento lateral.
Por cierto, debe tenerlos en cuenta cuando calcule su impedancia total, los modelos rcl de las mayúsculas no son suficientes. Puede hacer aproximaciones si está usando Spice o decir una herramienta de PDN basada en Excel como la de Altera. Se pueden determinar valores más sólidos a través de una herramienta de simulación de diseño posterior como Sigrity. Si realmente estás trabajando en algo difícil, puedes medir la impedancia en tus tableros más adelante, pero las herramientas para eso ni siquiera se alquilan a un precio bajo :)