Entiendo que a medida que aumenta la frecuencia de reloj de un chip, surgen algunos problemas. Probablemente, los problemas más conocidos son los relacionados con el llamado "muro de alimentación", que alude al hecho de que la disipación térmica se convierte en un problema cuando el reloj alcanza un umbral determinado. Sin embargo, hay algo más que no entiendo: a medida que aumenta la escala de integración del chip (es decir, su densidad), las distancias entre los cables internos (las pistas, en realidad) se acortan, lo que aumenta las capacidades y limita la velocidad del reloj, ¿no? ¿Pero de qué manera las capacitancias inhiben las frecuencias más altas? Para citar Stallings:
La velocidad a la que los electrones pueden fluir en un chip entre transistores está limitada por la resistencia y la capacitancia de los cables metálicos que los conectan; específicamente, el retraso aumenta a medida que aumenta el producto RC. A medida que los componentes del chip disminuyen de tamaño, las interconexiones de los cables se vuelven más delgadas, lo que aumenta la resistencia. Además, los cables están más juntos, lo que aumenta la capacitancia.
Aunque no soy un ingeniero, puedo decir por qué los conductores más delgados son malos para el diseño de chips. Pero no tengo ni idea de por qué las altas capacitancias pueden ser un problema. ¿Puede un buen samaritano aclararme eso, por favor?