Arreglar la configuración y retener las infracciones de tiempo en los diseños de FPGA y ASIC

Esta respuesta está más orientada a un ASIC que a un FPGA, pero algunas todavía se aplicarán.

Para abordar las infracciones del tiempo de configuración, puedes:

• Use celdas más grandes / más fuertes para conducir rutas con alta capacitancia, lo que puede reducir el tiempo necesario para la transición en una red lenta.
• Ajusta el sesgo del reloj al inicio o al punto final de la ruta que está violando. (tiempo prestado).
• Mueva las puertas para hacer que la distancia total entre las diferentes celdas en la ruta de infracción sea menor (menos capacitancia para conducir = transiciones más rápidas)
• Inserte repetidos flops en la ruta, si el diseño lo permite (intente realizar una operación en dos ciclos de reloj en lugar de uno)
• Reducir la frecuencia global del reloj.

Para violaciones de tiempo de espera:

• Inclinar el reloj en el punto inicial / final (a la inversa de cómo arreglar la configuración) para que el reloj final llegue antes.
• Insertar celdas a lo largo del camino para aumentar el tiempo de propagación (insertar cadenas de búferes)
• Reduzca la fuerza de transmisión de las celdas en la ruta para aumentar el tiempo de transición.

Herramientas FPGA y ASIC que pueden calcular las diferentes rutas de tiempo sobre Proceso / Temperatura / Voltaje e identificar y marcar cualquier violación de tiempo. Además, estas mismas herramientas tendrán en cuenta las restricciones de tiempo durante la colocación de & Ruta, para ayudar a asegurar que se cumplan las restricciones.