Lo que causa la diferencia en los retrasos de propagación, por ejemplo, en el inversor SN7404N, \ $ t_ {PLH} = 12-22 \ $ ns, y \ $ t_ {PHL} = 8-15 \ $ ns. ¿Por qué uno es más largo que el otro? ¿Tiene que ver con la funcionalidad de los BJT o la arquitectura del propio dispositivo?
Debido a que la ruta de extracción y desplegable en la salida no es completamente simétrica. Con solo mirar el esquema en la hoja de datos, la ruta de recuperación es de 130 ohmios de resistencia, un NPN BJT y un diodo. El camino desplegable es solo un NPN BJT.
Para mí, tiene mucho sentido que la transición de alta a baja sea más rápida (hay menos resistencia en serie con la fuente de alimentación).
Por supuesto, los diseñadores podrían dimensionar el pullup BJT y el diodo para que sean más grandes que el camino desplegable. Pero entonces la etapa posterior también debería estar perfectamente equilibrada, y se puede ver en la hoja de datos que no están controlados de forma simétrica.
Incluso en la lógica de CMOS esto ocurre porque es muy raro que el PMOS y el NMOS sean igualmente fuertes. En el caso de puertas de entrada múltiples, la situación se vuelve aún más compleja ya que ahora la velocidad de extracción / extracción depende de cuántas entradas se estén conmutando en paralelo o cuántos transistores se apilan en serie.
En resumen, los retrasos de propagación provienen principalmente de la carga o descarga de capacitancias en el circuito. TTL (como el 7404) y los circuitos NMOS tienen un débil, pasivo, pull-up y un fuerte, activo, pull-down. La corriente de pull-down más fuerte descarga y carga las capacitancias más rápido que el pull-up más débil.
Los circuitos CMOS (como el 74HC04) tienen pull-ups y pull-down activos, por lo que la diferencia suele ser muy pequeña.
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