Tengo un chip generador de reloj de referencia PCIe, ASVMPHC-100.000MHZ-LR ( hoja de datos ), pero genera una forma de onda sinusoidal a 100 MHz con una amplitud de ~ 750 mV. ¿Debería estar ejecutando esto a través de una puerta NO o algo para generar una onda cuadrada antes de enviarla a la ranura PCIe? Si es así, ¿qué nivel lógico debo usar?
Su chip oscilador tiene salidas HCSL. No puede simplemente conectar una de las salidas HCSL diferenciales a una sonda de osciloscopio de alta impedancia y esperar que salga algo útil. Ambos pines de salida son significativos: la diferencia de voltaje entre ellos constituye la señal de reloj. Verlos en aislamiento no es muy útil aquí.
Es necesario que termine correctamente los resultados (busque la sección de HCSL), y para ver En ello se necesita una sonda diferencial. En caso de necesidad, puede usar dos sondas de 50 ohmios y usar el modo de resta matemática en un alcance de dos canales. Su combinación de osciloscopio y sonda debe tener un ancho de banda de al menos 450 MHz para que pueda ver cualquier cosa que se parezca a una onda cuadrada.
Lamentablemente, algo en su pregunta parece muy sospechoso: deberá usar su reloj de 100MHz para sincronizar su chip PCIe PHY, que luego generará la señal para el par REFCLK +/- en el bus PCIe. Es posible que necesite amortiguar la salida del oscilador, dependiendo de cuántos dispositivos estén conectados a él, y si el oscilador desnudo cumple con los requisitos de jitter y tiempo de transición de lo que sea que alimente. Los búferes tienen bucles PLL que regeneran el reloj, reducen la fluctuación de fase, etc. Debería consultar la especificación de PCIe y las hojas de datos de todos los chips involucrados al realizar todo este trabajo. ¿Qué es lo que estás tratando de lograr?
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