¿Cómo es que la entrada NAND A (pin 2) alguna vez llega al máximo?

Yo personalmente no he construido este circuito, pero entiendo la teoría detrás de él. La otra respuesta señala correctamente que se basa en el comportamiento de extracción por defecto de la lógica TTL; al usar otras familias lógicas, puede ser necesario agregar una resistencia de pull-up separada.

Debo mencionar además que, incluso con tales ajustes, el circuito aún puede tener un par de problemas: un hardware y un software. Con respecto al hardware, el 6507 solo permite que LISTO se confirme o se desestime en ventanas de tiempo particulares relacionadas con el reloj phi0. El circuito que se muestra retrasará la afirmación de RDY hasta un momento válido (el flanco descendente de RDY recibido desde el TIA), pero su desactivación ocurrirá en un borde de reloj phi0 aleatorio. Una vez que el 6507 vea que RDY está activo, lo muestreará una vez cada reloj para determinar si aún está activo. Si el nivel cambia justo cuando se está muestreando, es posible que partes de la lógica interna del 6507 decidan pasar al siguiente paso de procesamiento, mientras que otros no. Si el primer byte de un código de operación fue recuperado de, por ejemplo, En la dirección 0x17FF, la línea RDY controlará si el próximo ciclo debe volver a buscar 0x17FF o debe avanzar a 0x1800. Sería teóricamente posible que si RDY cambia solo en el momento "incorrecto", algunos bits de la siguiente dirección se comportarían como lo harían si RDY fuera bajo y algunos se comportaran como si fuera alto. Ups.

Desde la perspectiva del software, hay dos formas en que el software puede juzgar el paso del tiempo: la posición horizontal del TIA y el temporizador RIOT. Unos cuantos juegos hacen uso simultáneo de ambos (establecen RIOT en la parte superior del marco mostrado; incluso si esperan saber dónde están durante el marco, usar RIOT para medir el tiempo en que el rayo alcanza la parte inferior permitirá un seguimiento constante). tasa de cuadros que se mantendrá incluso si el código "se desliza" por una línea). Si un juego busca el tiempo de fin de cuadro con algo como:

EndOfFrame:
    lda INTIM
    bne EndOfFrame

y si la rama cruza un límite de página, es posible que el código se cuelgue allí porque una vez que RIOT haya contado a cero en el modo dividir por 64 o dividir por 1024, cambiará a dividir por un modo Si eso hubiera ocurrido y RIOT alcanzó el código cuando la LDA leería, por ejemplo. 21, luego la siguiente lectura se produciría 8 ciclos más tarde, así que leería 13, luego 5, luego 253, 245, 237, 229, ..., 21, 13, 5, 253, etc.

No dudo que haya muchos juegos con los que el circuito funcionará bien la mayor parte del tiempo, aunque espero que el problema de hardware surja de vez en cuando. Sin embargo, es posible que no sea la mejor idea intentar utilizar el circuito para pausar el juego para que pueda obtener su cámara y fotografiar su rendimiento sin precedentes.

Este circuito aparentemente depende del hecho de que las entradas lógicas TTL aparecerán altas si no se controlan a baja. Si está utilizando piezas CMOS (74HC00) en lugar de la 74LS00 especificada, esto no funcionará sin una resistencia de extracción en el pin 2, ya que las entradas CMOS no aparecen como altas cuando no están conectadas.

Mi opinión es que la corriente de fuga inversa de D4 es mayor que la de C1, por lo tanto, el pin 2 normalmente se "elevará" con el tiempo. Hay muchos problemas con esta idea, uno de los cuales es que la entrada de la serie 7400 no será una resistencia infinita. Otro es el tipo de tapa utilizada (las cerámicas NP0 tendrán menos fugas que la mayoría de los otros tipos). Línea inferior, ate un tirón de 10k al pin 2 y pruébelo.

Desplegable R1: esto es correcto. No hay nada capaz de reducir esa sección, por lo que se usa un menú desplegable.

Pull-up R3: ¿el TIA es un colector abierto? Si es así, entonces R3 es necesario. Si TIA no es una salida de colector abierto, entonces R3 puede ser una buena idea, ya que la mayoría de las salidas digitales no pueden generar tanta corriente como pueden hundirse. La hoja de datos de 74LS00 indica \ $ I_ {OH} \ $ (estado actual, estado alto) es -0.4mA (400uA), que no es mucho en absoluto. Así que quizás R3 se coloca allí para jalar la línea hacia arriba en un estado lógico alto para la entrada del pin 10. Sin R3, la ruta a través de D1 y R1 intentaría hundir 1 mA, que está más allá de lo que algunas salidas pueden generar, por lo que el estado lógico nunca alcanzaría el nivel "alto".

C1 es para rebotar, debería funcionar, pero una mejor solución podría ser utilizar un filtro RC . Una adición aún mejor sería alimentar esta salida RC en una entrada de activación de schmitt, tal vez un inversor, búfer, nand gate, etc. La ventaja es que una activación de schmitt tiene histéresis , y la salida cambia muy rápidamente. A la mayoría de los circuitos digitales no les gusta que sus entradas se encuentren en cualquier lugar, excepto bajo o alto (algunos incluso pueden destruirse).

D4 puede ser superfluo. Intenta eliminarlo.