Buscando IC de DAC paralelo de alta velocidad sin bloqueo de datos

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He diseñado un DDS basado en FPGA que crea señales digitales entre 0-70MHz . Ahora quiero convertir mis datos digitales en analógicos. Como la frecuencia base es 200MHz , necesito un DAC paralelo > de alto rendimiento con un mínimo de 200MSPS . Como busqué ampliamente, estos DAC son abundantes pero no pude encontrar uno sin un pestillo . Todo lo que encontré funciona de esta manera: los datos se envían a D0-Dx - > un reloj bloquea los datos - > la conversión está hecha.

Si quiero tener un DAC con este sistema, mi frecuencia de salida se reducirá a 1/2 (un reloj para D0-Dx + un reloj para el bloqueo de datos).

Cualquiera conoce una parte con tales propiedades (algo que funciona como DAC80xx, pero en frecuencias altas, algo como esto :)?

    
pregunta Aug

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Si está utilizando un FPGA Xilinx, use un búfer de salida ODDR para generar una señal de reloj de salida a la misma velocidad que el reloj interno. Otros FPGA deben tener características similares. 

ODDR oddr_dac_clk (
    .Q                (dac_clk),
    .C                (clk),
    .CE               (1'b1),
    .D1               (1'b0),
    .D2               (1'b1),
    .R                (1'b0),
    .S                (1'b0)
);

O simplemente puede olvidar el DAC y construir una red R-2R usted mismo. Definitivamente sería mucho más barato.

    
respondido por el alex.forencich

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