La forma en que las herramientas de enrutamiento del gráfico ven las cosas es un número de retardo para la longitud del árbol. Si se encuentra en el 5% (valor arbitrario) del máximo, se emite una advertencia. Guarda la salida de tu diseño y recompílala. Podría encontrar que la naturaleza heurística de los gráficos de enrutamiento hará que tenga una mejor topología para esa semilla aleatoria del día.
En lo que respecta al hardware, a 28 nm en un proceso comercial, medí una diferencia de umbral de + -10% sobre 10k puertas. Esto no es realmente un tamaño de muestra enorme, pero es suficiente para decirle que la parte "P" de PVT es muy real. Usted está en el umbral por encima del umbral, por lo que T no importa mucho, aparte del hecho de que obtendrá islas de calor que causarán una mayor probabilidad de ionización de impacto que luego causará la inyección de carga localizada y un cambio localizado en el umbral, que luego causará su Umbral de voltaje para ser más negativo. Si le preocupa la PVT, simplemente queme algunas celdas y haga copias de las más activas y alterne entre ellas. De esa manera tendrás un ciclo para refrescarte.
Si está utilizando Xilinx, creo que utilizan el proceso de 28 nm de TSMC y puede obtener toda la información del proceso desagradable de IEMD procedimientos.