¿Por qué no vemos chips de la serie 7400 más rápidos?

A medida que disminuye el tamaño de la tecnología, la resistencia / capacitancia del cable no puede escalar proporcionalmente al retardo de propagación de los transistores ahora más rápidos / más pequeños. Debido a eso, el retardo se vuelve en gran parte dominado por el cable (a medida que los transistores que componen las compuertas se reducen; tanto su capacidad de entrada como la capacidad de la unidad de salida disminuyen).

Por lo tanto, hay un compromiso entre un transistor más rápido y las capacidades de la unidad del mismo transistor para una carga dada. Cuando considera que la carga más importante para la mayoría de las puertas digitales es la capacitancia del cable y la protección contra ESD en las siguientes puertas, se dará cuenta de que hay un punto en el que hacer que los transistores sean más pequeños (más rápidos y más débiles) ya no disminuye la demora. > in situ (debido a que la carga de la puerta está dominada por el cable y la resistencia / capacitancia ESD de los cables y la protección contra ESD de la siguiente puerta).

Las CPU pueden mitigar esto porque todo está integrado junto con cables de tamaño proporcional. Aun así, la escala de retardo de la puerta no se corresponde con la escala de retardo de interconexión. La capacitancia del cable se reduce al hacer que el cable sea más pequeño (más corto y / o más delgado) y aislarlo de los conductores cercanos. Hacer que el cable sea más delgado tiene el efecto secundario de que también aumenta la resistencia del cable.

Una vez que se sale del chip, los tamaños de cable que conectan los IC individuales se vuelven prohibitivamente grandes (grosor y longitud). No tiene sentido hacer un IC que cambie a 2 GHz cuando prácticamente solo puede manejar 2fF. No hay forma de conectar los circuitos integrados sin exceder las capacidades máximas de la unidad. Como ejemplo, un cable "largo" en tecnologías de proceso más nuevas (7-22nm) tiene entre 10 y 100um de largo (y quizás 80nm de grosor por 120nm de ancho). No puede lograr esto razonablemente, sin importar lo inteligente que sea con la colocación de sus CI monolíticos individuales.

Ytambiénestoydeacuerdoconjonk,conrespectoaESDyelbúferdesalida.

Comoejemplonuméricosobreelbúferdesalida,considereunatecnologíaprácticaactual.LapuertaNANDtieneunretrasode25psconunacargaadecuadayuningresodeentradade~25ps.

Ignorandoelretrasoparapasarporlasalmohadillas/circuitosESD;estapuertasolopuedeconducir~2-3fF.Paraalmacenarestohastaunnivelapropiadoenlasalida,esposiblequenecesitemuchasetapasdebúfer.

Cadaetapadelbúfertendráunretrasodealrededorde20psenunfanoutde4.Asíquepuedesverquepierdesrápidamenteelbeneficiodelaspuertasmásrápidascuandodebesamortiguarlasalidatanto.

SimplementeasumamosquelacapacitanciadeentradaatravésdelcabledeproteccióncontraESD(lacargaquecadacompuertadebepoderconducir)estáalrededorde130fF,loqueprobablementeestámuysubestimado.Usandounfanoutde~4paracadaetapa,necesitarías2fF->8fF->16fF->32fF->128fF:4etapasdealmacenamientoenbúfer.

EstoaumentaelretardodeNAND25psa105ps.YseesperaquelaproteccióncontraESDenlapróximapuertatambiénagregueunretrasoconsiderable.

Porlotanto,hayunequilibrioentre"usar la puerta más rápida posible y almacenar en búfer la salida" y "usar una puerta más lenta que inherentemente (debido a transistores más grandes) tiene más unidad de salida, y por lo tanto requiere menos etapas de almacenamiento en búfer de salida". Mi conjetura es que este retraso se produce alrededor de 1 ns para puertas lógicas de propósito general.

Las CPU que deben interactuar con el mundo externo obtienen un mayor retorno de su inversión de almacenamiento en búfer (y, por lo tanto, siguen utilizando tecnologías cada vez más pequeñas) porque, en lugar de pagar ese costo entre cada compuerta, lo pagan una vez en cada puerto de E / S.

Salirse del chip significa que la carga de salida es en gran parte desconocida, aunque hay límites de especificación. Por lo tanto, los transistores del controlador tienen que ser muy grandes y no pueden dimensionarse para una carga conocida con precisión. Esto los hace más lentos (o requieren una unidad más actual que también requiere transistores de soporte más grandes), pero las especificaciones de lo que tienen que manejar también hacen que la especificación final sobre la velocidad sea más baja. Si desea conducir una amplia gama de cargas, debe especificar una velocidad más lenta para el dispositivo. (Supongo que podría "re-especificar" internamente parte de la clasificación de velocidad, si conoce su propia carga exacta. Pero entonces sería usted quien tomaría los riesgos. Estaría fuera de las especificaciones del chip, por lo que la carga para que la funcionalidad sea tuya.)

Cada entrada (y posiblemente la salida) también necesita protección contra el manejo estático y general. Creo que los fabricantes, durante un tiempo en mi memoria antigua, enviaron piezas sin protección y agregaron un montón de "no hagas esto, no hagas eso, haz esto, haz eso" en el manejo de las piezas para asegurarte. No los destruiste accidentalmente. Por supuesto, la gente los destruye, regularmente. Luego, a medida que es más factible agregar protección, la mayoría de los fabricantes lo hicieron. Pero aquellos que no lo hicieron, y aún conservaron todas las notificaciones sobre el manejo de sus partes, encontraron que sus clientes aún terminaban destruyendo partes y enviándolas de vuelta como "defectuosas". El fabricante no pudo discutir bien. Así que creo que casi todos ellos se han derrumbado y colocado protección en todos los pines. (Con raras excepciones, en las que la protección en sí interfiere con los requisitos funcionales). Esta protección también agrega capacitancia, fugas y ruido, lo que ralentiza las cosas.

Estoy seguro de que todavía hay más razones. Es probable que la calefacción se aplique de manera preferencial a los controladores de salida, por lo que el rango térmico adicional de operación para los controladores probablemente sugiera aún más límites en la velocidad especificada. (Pero no he calculado nada de eso, así que lo ofrezco como un pensamiento a considerar). También, el empaque y el portador de chips, ellos mismos. Pero creo que se reduce al hecho de que un IC empaquetado hace una serie de suposiciones específicas sobre el "mundo exterior" que "experimentará". Pero un diseñador de una unidad funcional interna que se comunique entre otras unidades funcionales internas bien entendidas puede adaptarse exactamente a su entorno conocido. Diferentes situaciones.

Las limitaciones están establecidas por el espacio de la aplicación. La conferencia sobre la reducción de los nodos no es realmente aplicable aquí. "Jonk" lo tiene mucho mejor. Si necesita un cambio de compuerta lógica por encima de 500-600MHz (< 2ps prop time delay), necesitará usar transistores más pequeños. Los transistores más pequeños no pueden conducir grandes cargas / trazas que se encuentran en las PCB habituales, y la capacitancia y la inductancia pin / pad del paquete ya toman una gran parte de esta carga. La protección ESD de entrada es otra cosa, como también señaló "jonk". En resumen, no puede tomar una compuerta desnuda de 32 nm y empaquetarla en una caja de plástico, ya que no podrá controlar su propia E / S parásita. (la capacidad típica del pin es 0.1-0.2pF, vea la nota de TI )

Depende de donde se mire. Algunas compañías hacen lógica "nominal" para 1 GHz: enlace

Sin embargo, como han dicho otros, más allá de unas pocas docenas de MHz, no tiene sentido usar dispositivos lógicos discretos, excepto en casos extremos que las grandes empresas no (o no pueden) siempre atienden.

editar: siento la necesidad de aclarar que nunca he usado o trabajado con Potato Semiconductor Corp, solo sé que es una empresa que existe, y la lógica de GHz es su reclamo.

(2ª respuesta)

  

La serie 74HC puede hacer algo como 20MHz, mientras que 74AUC puede hacer algo como quizás 600MHz. Lo que me pregunto es qué establece estas limitaciones.

• litografía básicamente más pequeña, cargas más pequeñas, Vgs más bajos, Ron bajo
• Para marca de papa PO74 ', también Vss más alto, cargas de prueba más pequeñas, enfriamiento por aire forzado de 1 m / s en letra pequeña que permite mayor f max, lógica diferencial interna, especialidad
• entradas más pequeñas, controladores, diodos ESD

  

¿Por qué 74HC no puede hacer más de 16-20MHz mientras que 74AUC puede y por qué no pueden estos últimos hacer aún más? En este último caso, ¿tiene que ver con las distancias físicas y los conductores (por ejemplo, capacitancia e inductancia) en comparación con la cantidad de IC de la CPU?

• PO74G04A \ $ t_ {pd} = \ \ \ 1.4 \ ns_ {max} \ \ _ {con \ load = \ \ 15pF // 1kΩ @ 3.3V} \ $

  • \ $ f_ {max} = 270MHz @ 15pF, 1125MHz @ 2pF \ \ \ \ \ \ (más pequeño \ spud \ load) \ $

• 74AUC16240 \ $ t_ {pd} = \ \ \ 2 \ ns_ {max} \ \ _ {con \ load = \ \ 30pF // 1kΩ @ 1.8V} \ $

• 74HC7540 \ $ \ \ \ t_ {pd} = 120 \ ns _ {{max}} {{@ 2V, 20 \ ns_ {max} @ 6V} \ \ _ {con \ load = \ \ 50pF // 1kΩ }} \ $

  • 74HC244 \ $ \ \ \ \ t_ {pd} \ = \ \ 11 \ ns_ {typ} \ \ \ \ \ \ @ @ 6Vss 50pF

  • bajar Vgs

    • '74AUC' funciona de 0.8V a 2.7V diseñado para 1.8 o 2.5V
    • '74HC' ejecuta 2V a 6V, debe usar Vgs más altos

  • diferencias en Cin

    • 'PO74G' Cin = 4pF
    • '74AUC' Cin = 4.5pF
    • '74HC' Cin = 10pF

  • Protección ESD

  • '74HC' '74AU' varía de 1 ~ 2kV HBM
  • La papa frita PO74G04A cumple con 5kV HBM A114-A

Cambios históricos de RdsOn en las familias lógicas de CMOS

300Ω ~1KΩ for 15V~5V Vcc (CD4xxx)
50~100Ω for 5V Logic 74HCxxx
33~55Ω for 3~5V Logic (74LVxxx)
22~66Ω for 3.6V~2.3V logic (74ALVCxxx)
25Ω nom. ARM logic
66Ω MAX @Vss=2.3 for 0.7~2.7V logic SN74AUC2G04 
    0.5typ 1.2max ns for CL=15pF RL=500
    0.7typ 1.5max ns for CL=30pF RL=500

(1ª respuesta)

Permítame agregar una perspectiva diferente a las excelentes respuestas utilizando efectos RC de primer orden. Supongo que el lector es consciente de los elementos agrupados y los efectos de la línea de transmisión.

Históricamente, desde que se produjo el CMOS, querían suministrar una amplia gama de límites Vss pero evitar Shoot-Thru durante la transición, por lo que RdsOn tenía que ser limitado. Esto también limita el tiempo de subida y la frecuencia de transición.

• A medida que la tecnología mejoró con una pequeña litografía y un RdsOn más pequeño, mientras que el Cout realmente aumenta, pero pueden reducir el Cin, ya que actúa como un búfer. Tuvieron que limitar Vss debido a los efectos térmicos y el riesgo de Shoot-Thru con RdsOn muy bajo.
• Este sigue siendo el desafío que se observa en los controladores de motor PWM de medio puente y SMPS

^{simular este circuito : esquema creado usando CircuitLab}

RdsOn (approx = Vol / Iol) typ ~ el peor de los casos

• 300Ω ~ 1KΩ para 15V ~ 5V Vcc (CD4xxx)
• 50 ~ 100Ω para 5V Logic 74HCxxx
• 33 ~ 55Ω para 3 ~ 5V Lógica (74LVxxx)
• 22 ~ 66Ω para 3,6V ~ 2,3V lógica (74ALVCxxx)

• 25Ω nom. Lógica ARM

  • R fuente * C carga ≈ T Tiempo de subida a 60% V
• factor limitante, p. 25Ω * 30 pF = T @ 60% = 750ns
• pero los umbrales reales pueden ser 50% o +/- 25%

Conclusión:

Sin impedancias controladas por la línea de transmisión perfecta, los voltajes de conmutación CMOS nunca pueden acercarse a las velocidades posibles con la lógica diferencial del modo actual.

Aunque esto agrega una gran cantidad de complejidad y costo, por lo que la industria, en cambio, usa un Litho más pequeño dentro de un paquete para limitar la capacidad de desvío y la velocidad de interconexión puede ser más lenta.

Luego, las CPU paralelas son más eficientes en cuanto a energía que las velocidades rápidas de la CPU. Esto se debe a la potencia disipada durante los tiempos de transición I R determinados por RdsOn C para lograr velocidades más altas.

Si examinas todas las hojas de datos MOSFET, encontrarás que RdsOn es inverso con Ciss dentro de cualquier familia o tecnología.