Estoy intentando crear un reloj de alta velocidad en mi Spartan 6 Junta de Atlys . El clonck a bordo es de 100MHz. Estoy tratando de usar un PLL en chip para obtener un reloj más rápido. Estoy usando la IP del asistente de reloj para generar un reloj de mayor velocidad.
Las cosas funcionan bien siempre y cuando las frecuencias de mi reloj estén por debajo de los 400MHz. Si trato de ejecutar los relojes de salida más rápido, veo la advertencia -
"La frecuencia de CLK_OUT1 requiere que este reloj de salida deba impulsar un BUFFPLL"
La hoja de datos del asistente de reloj indica que
Si una salida de reloj requiere buffers especiales como BUFPLL, lo que hace el asistente No se generan en el diseño, los mensajes de alerta se marcan para el usuario. Retroalimentación para el la primitiva puede ser controlada por el usuario o dejada para que el asistente se conecte automáticamente. Si es automatico se seleccionó la retroalimentación, la ruta de retroalimentación coincide con la sincronización de CLK_OUT1.
La Spartan 6 clocking guide menciona BUFPLL como una primitiva. Nunca he hecho tales diseños. ¿Cómo procedo? ¿Cómo creo un BUFPLL en mi diseño? ¿Es esto simplemente más allá de la capacidad de un Spartan 6 o mi tablero?