... en caso de una holgura positiva, la señal real siempre viene antes
de lo esperado.
Esto no es cierto. El tiempo esperado para una señal es una ventana entre los requisitos de tiempo de tipo mínimo (retención) y tipo máximo (configuración).
Las herramientas P & R modernas (por ejemplo, IC Compiler) intentan corregir las violaciones de retención y configuración. Si una ruta de datos es muy rápida, la herramienta inserta celdas de demora y / o búferes para cumplir con el tiempo de espera. Después de que tenga éxito, no hay nada de qué preocuparse por la holgura positiva para el tiempo de configuración.
Para la síntesis, los controles de retención no son muy precisos, ya que la síntesis de árbol de reloj (CTS) aún no se realiza (realizada por la herramienta P & R). Es muy común ver violaciones de retención en la STA posterior a la síntesis. Hasta cierto punto, son insignificantes y se espera que sean reparados por P & R. Si detecto un problema de retención real en la síntesis, es principalmente (según mi experiencia) causado por celdas activadas por nivel (por ejemplo, latches).
El punto de control final es post-P & R STA. Si no hay retención y violación de configuración, olvídate de los pantalones positivos. Si existen violaciones de retención, debe haber algún error con las restricciones de tiempo y / o el diseño. Los puntos positivos (de las comprobaciones de configuración) no son la causa raíz de las violaciones de retención en sí mismas.