Al configurar la puerta que se define como SALIDA = (AB + C) ' ¿Por qué el ancho equivalente de la red de extracción es igual a 4? Sé que la red desplegable se cuenta en serie, por lo que solo agrega la resistencia en serie. Mi profesor dijo que la red de pull-up se cuenta en paralelo, pero ¿no veo cómo obtienes 4? Sé que la puerta NOR2 tiene una relación de ancho equivalente 4: 1, y esa es realmente la única pista que tengo, pero aún no sé por qué es así.
Considere el diagrama del circuito en el que un inversor CMOS impulsa una carga capacitiva.
Elretrasoofrecidoporelinversoreseltiemponecesarioparacargar/descargarelcondensadorysedefinecomo\$\tau=(t_{LH}+t_{HL})/2\$.Donde\$t_{LH}\$eseltiemporequeridoparacargarelcapacitor.EstosucedeatravésdeltransistorpMOSy\$t_{LH}=C_{L}R_{p}\$.Demanerasimilar,\$t_{HL}=C_{L}R_{n}\$.Donde\$R_n\$y\$R_p\$sonlaresistenciaequivalentedelostransistoresnMOSypMOScuandoestánensaturación.
Pero\$R_p\$esmayorque\$R_n\$debidoalamovilidadreducidadelosagujerosencomparaciónconloselectrones.Porlotanto,latransicióndebajoaaltotomamástiempoquelatransicióndealtoabajo.ElanchodepMOSseincrementaparaque\$R_p\$yporlotanto\$t_{LH}\$y\$\tau\$sepuedanreducir.Porlogeneral,elanchodepMOSsecomponede2a3veceseldenMOS.Elvalormásutilizadoes2.Porlotanto,hacerqueelanchodepMOSsea2veceselanchodenMOS,
Estoseaplicaparaotraspuertastambién.EsaspuertasestándimensionadasparaobtenerlamismacapacidaddeconducciónactualqueelinversorCMOS.Estosehacehaciendoquelaresistenciaseaigualaladelinversorcambiandoelancho.
La figura muestra un inversor junto con dos entradas NAND y NOR. Para que la resistencia de la puerta sea igual a la del inversor, el ancho de los transistores en serie se duplica. Los anchos de los transistores en paralelo no se modifican, ya que tomaremos una ruta crítica para el cálculo del retardo.
Creo que esto también explica tu circuito.
Esto también se conoce como esfuerzo lógico. Nidhin es correcto. Debido a que los pmos / agujeros son más lentos, las puertas deben tener un tamaño mayor para obtener una respuesta similar a sus contrapartes de nmos.
Esto generalmente se caracteriza en simulaciones de proceso y se valida en primer silicio.
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