Un par de fabricantes han tenido esta interfaz de bajo número de pines HyperBus desde hace algunos años. Parece que finalmente podría haber una manera de obtener unos pocos megabytes de RAM en un proyecto de microcontrolador.
¿Alguien ha tenido éxito al conectarse a uno de estos chips SRAM con algún microcontrolador común?
Para su referencia, aquí hay una hoja de datos de una SRAM de 8 megabytes que usa este bus:
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Este HyperBus solo se puede encontrar en unos pocos microcontroladores Spansion / Cypress, al parecer (la gama Traveo, con Cortex R5F). Por lo tanto, a menos que haya planeado usar MCU de esta familia específica, tendrá que golpear la interfaz HyperBus con GPIOs.
Los golpes de bits serían un gran éxito de rendimiento para la CPU. Parece que tiene que alternar las líneas CK / CK # 17 veces para un solo ciclo de lectura (y, por supuesto, también tiene el D0-D7 y otras líneas de control para configurar adecuadamente a lo largo de este ciclo). Ahora, digamos que tiene una CPU de 20MHz y necesita, en promedio, cuatro ciclos de CPU por alternancia de CK / CK # ( muy optimista, ya que también tiene que administrar las otras líneas de bus dentro de este presupuesto) , significa que necesita al menos 50ns * 17 * 4 = 3.4µS para lograr un ciclo de lectura.
Se mencionó a Ax DoxyLover, hay un tiempo máximo de selección de chip máximo (ciertamente para permitir que el chip administre los tiempos de actualización internamente) que se especifica en 4.0µS. Nuestra estimación optimista está demasiado cerca de esto para ser realista. Por lo tanto, además de ser un éxito en el rendimiento, lo más probable es que no funcione.
Lo que tiene mucho más sentido, si necesita tanta RAM, es elegir una MCU que tenga una interfaz SDRAM dedicada. Hay muchos Cortex-M que lo tienen ahora (LPC18xx / 43xx, STM32F427 / 429/469, STM32F7, ...). El bus requiere enrutar más señales, pero le dará mucha más flexibilidad en la elección de los componentes, será más barato y se ejecutará mucho más rápido.
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