Una de las respuestas a esta pregunta recomendada utilicé una señal de reinicio para mi diseño fpga. Estoy de acuerdo, es un buen consejo y lo estoy agregando. ¿Hay alguna forma de asegurarme de que esta señal se afirme en el inicio, aunque sin agregar hardware adicional? Esto está en un panel de evaluación espartano-3an ... No puedo encontrar nada en la documentación en ninguna parte
Con un FPGA puede hacer uso del hecho de que sus flipflops se se inicializarán a un estado conocido y crearán una señal de reinicio síncrona interna que puede "y" con la externa.
Cuando utilice un restablecimiento externo, asegúrese de sincronizarlo con el reloj interno (con un sincronizador diferente para cada reloj, si tiene más de uno), de lo contrario, es posible que su lógica se reinicie de formas extrañas. Esto se debe a que la señal tendrá diferentes retrasos en diferentes partes de su circuito y si se suelta el botón de restablecimiento justo antes del borde del reloj, algunas partes del FPGA lo verán (como la señal de restablecimiento llegó antes que la señal del reloj) y otras partes lo verán un ciclo de reloj más tarde (ya que el reinicio se retrasó ligeramente y, por lo tanto, perdió el límite del reloj).