El retardo de la lógica combinacional es mayor que el período de reloj

Navega tus respuestas
2

Suponga que tiene un circuito combinacional entre dos registros controlados por un reloj. Que sera ¿Lo hace si el retraso del circuito combinado es mayor que la señal de su reloj? (No puedes redimensionar los transistores del circuito combinacional).

Mi respuesta a esto es que deberíamos introducir un búfer entre el reloj y el segundo flop, de manera que:

  

Tnet + Tc-to-q - Tskew < = Tclk

donde Tnet = retraso del circuito combinacional       Tc-to-q = retraso del flip flop       Tskew = diferencia en los tiempos de llegada del reloj en los dos flops

¿Hay una mejor respuesta? Gracias de antemano.

    
pregunta titan

2 respuestas

5

Retrasar el reloj del siguiente registro robaría el tiempo de la siguiente etapa en la tubería, poniendo en peligro el tiempo de configuración del registro después de eso.

Si sabe a ciencia cierta que la próxima etapa tiene un retraso de propagación lo suficientemente corto, podría funcionar, pero sería causa de mucha precaución y advertencias explícitas en los documentos de diseño, menos alguien más tarde revisará esa próxima etapa en la Suponiendo que tienen un intervalo de reloj normal con el que trabajar.

Una respuesta más tradicional / de libro de texto sería agregar una etapa de canalización adicional insertando un registro en algún lugar en el medio de la ruta combinatoria larga, dividiéndolo en dos rutas, cada una de las cuales coincidirá con el tiempo (o, en un caso extremo , insertando múltiples registros).

    
respondido por el Chris Stratton
0

Al disminuir la velocidad del reloj Tclk > Tc2q + Tsu + Tcomb

entonces, si aumentamos el período, entonces, sin romper el retardo de combinación, funcionará pero a costa de una disminución de la frecuencia

    
respondido por el letsplaylogic

Lea otras preguntas en las etiquetas

motivo de degradación de la energía fotovoltaica ¿Se usa para el stripboard sin pistas / desnudo?