Construyendo un framebuffer

Tendrías que configurar registros de sincronización a través de los límites del reloj. Y como los relojes están desfasados entre sí, siempre existe la posibilidad de metastabilidad, pero supongo que los FPGA no son muy susceptibles a la metastabilidad.

Le sugeriría que ejecute su CPU en un múltiplo "fácil" de 9 MHz, quizás 9 x 4 = 36 MHz o 9 x 8 = 72 Mhz y divida el reloj de 9 MHz a la pantalla LCD desde allí. Sería mucho más fácil y confiable. Los relojes estarían alineados en fase entre sí; ninguna posibilidad de metastabilidad, nunca, y reglas de diseño sincrónicas normales podrían ser utilizadas. Te sugiero que lo consideres.

Recomendaría usar un FIFO asíncrono para la sincronización. Escriba un módulo que se ejecute a 9 MHz y extraiga datos del FIFO para enviarlos a la pantalla. Es posible que deba enviar algunas señales de banda lateral a través de la FIFO, así como los datos, para que el código de la interfaz sepa dónde comienzan el marco y las filas. Luego, escriba otro fragmento de código que leerá los datos del cuadro de la memoria y escríbalos en el FIFO, deteniéndose cuando el FIFO esté lleno. Este código se ejecutaría en el mismo dominio de reloj que la CPU principal para eliminar cualquier problema de sincronización entre los dos.