Tamaño de los diseños de lógica DRAM

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Tamaño de los diseños de lógica DRAM

#1 de Yun Qu (3 votos)
#2 de Paebbels (2 votos)

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Soy un principiante con FPGAs y EE en general, ¡así que por favor tengan paciencia conmigo!

Tengo entendido que muchos FPGA modernos están basados en SRAM, y por una buena razón: SRAM puede manejar velocidades de reloj más altas y tiene una corriente de espera más baja que DRAM. Sin embargo, es MUCHO más grande que la DRAM.

Entonces, digamos que tenías un tipo de circuito lógico que era absolutamente enorme y que no te importaba la velocidad en absoluto. En este caso, ¿podría ser plausible utilizar un FPGA basado en DRAM (suponiendo que encuentre una manera de corregir las lecturas parásitas de DRAM)? ¿Existe tal FPGA?

Además, ¿cuánto más pequeño sería un diseño en un FPGA basado en DRAM que en un FPGA basado en SRAM?

fpga sram dram

pregunta Ted X

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Hay una nueva investigación en ISCA, una conferencia prestigiosa sobre FPGA basada en DRAM recientemente.

respondido por el Yun Qu

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La configuración de un FPGA se almacena en celdas SRAM especiales (menos transistores y menor corriente estática) o en memoria flash. Esta memoria debe ser 'leída' cada vez que, de lo contrario, los transistores de ruta no funcionarán. La DRAM no se puede leer continuamente.

La producción de la lógica CMOS normal y la lógica DRAM son procesos diferentes. DRAM necesita otras maquinas y materiales. Esta es la razón por la que la DRAM incorporada (eDRAM) se usa en casos raros: principalmente como caché L4 grande o memoria principal integrada para la unidad de usuario.

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