Condensador de tantalio como bypass para IC digital

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Estoy leyendo el convertidor digital-analógico MCP4725 hoja de datos y recomiendan usar un capacitor de dos derivaciones en tensión de alimentación:

  

La fuente de alimentación en el pin VDD debe estar lo más limpia posible para una buena DAC   actuación. Este pin requiere un capacitor de derivación apropiado de   alrededor de 0.1 μF (cerámica) a tierra. Un adicional de 10 μF   El condensador (tantalio) en paralelo también se recomienda para   atenuar aún más el ruido de alta frecuencia presente en   Tableros de aplicación. La tensión de alimentación (VDD) debe ser   Mantenido en el rango de 2.7V a 5.5V para especificados   operación.

¿Cuál es la ventaja de usar un capacitor de tantalio en esta aplicación? Un condensador cerámico de 10 μF 0805 o 1206 es incluso más pequeño que el condensador de tantalio habitual. ¿Puedo usar solo dos condensadores de cerámica, 100nF y 10μF?

Una pregunta adicional: ¿Es el voltaje de salida de este DAC lo suficientemente estable para una referencia de voltaje? ¿O podría requerir algún tipo de filtro?

    
pregunta D. Arius

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¿Cuál es la ventaja de usar un condensador de tantalio en este   ¿solicitud? Un condensador cerámico 0805 o 1206 10μF es aún más pequeño   que el condensador de tantalio habitual. ¿Puedo usar sólo dos condensadores de cerámica,   100nF y 10μF?

Realmente no hay otra ventaja que la forma más fácil de obtener 10uF cuando se escribió esa hoja de datos. En 2017, iría con cerámica allí por varias razones.

  1. Las tapas de tantalio pueden prenderse fuego si se maltratan, al menos la variedad de dióxido de manganeso. (excelente manera de hacer que un suelo ME confiado, FYI) La variedad de polímeros modernos no tiene este problema, pero cuesta más.
  2. Los tapones de tantalio tienen una ESR más alta que la cerámica, lo que hace que tiendan a generar ruido en los rieles eléctricos con cargas pulsadas. Esto está bien como un límite máximo en la entrada de un regulador, si el regulador tiene un rechazo de onda decente.

Una cosa que debe tener en cuenta es la disminución de la capacitancia efectiva a medida que aumenta el voltaje aplicado. Si tiene un límite de 6.3 V y le pone 5 V, es posible que esté perdiendo el 80% de su capacidad efectiva. Para mitigar esto, use un límite nominal de al menos el doble del voltaje que se va a aplicar.

  

Una pregunta adicional: ¿Es el voltaje de salida de este DAC estable?   suficiente para una referencia de voltaje? ¿O podría requerir algún tipo de   ¿filtro?

Pregunta incorrecta. Como esta parte utiliza VDD como referencia de voltaje, realmente debe preguntar si VDD es lo suficientemente estable como para actuar como una referencia de voltaje. No hay suficiente información aquí para responder esa pregunta.

    
respondido por el Matt Young
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Dado que el PSRR de este DAC no está especificado completamente, supongamos que el PSRR de alta frecuencia es de CERO dB; es decir, 10mV de VDD a 100KHZ se convierte en 10mV de Vout wiggle a 100KHz.

Por lo tanto, usted debe diseñar la red VDD para una rápida amortiguación.

Si C = 10uF y L = 10nH, el Tau de timbre es 1 / sqrt (10uF * 10nH) = sqrt (10 ^ 13) o sqrt (10 * 10 ^ 14) 3.16 * 10Million radian / seg o 5MHz Fring.

Para amortiguar, tenga una serie R de tamaño sqrt (L / C) = sqrt (10nano / 10micro) = sqrt (0.001) = 0.031 ohms. La ESR de los condensadores, o de 60 cuadrados de lámina de PCB, puede ser suficiente.

Supongamos que cada ciclo de amortiguación, a 5 MHz o 200 nanosegundos / período, logra una atenuación de 6 dB (Q de 1); esto variará con la temperatura ambiente de ESR, por lo que la salida INL o DNL variará con la temperatura.

Para 12 bits, necesita aproximadamente 12 ciclos de amortiguación, por lo tanto 12 * 200nS = 1.2 microSegundos por actualización de salida.

Esta red VDD debe estar diseñada.

    
respondido por el analogsystemsrf

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