¿Qué son los pines de control XGMII?

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La interfaz independiente de 10 Gigabit Media ( XGMII ) es un estándar de interfaz que utiliza 72 pines de datos para ambos RX y TX. Según tengo entendido, de esos 72 pines, solo 64 son en realidad datos, los 8 restantes son para control de errores y flujo.

No he podido averiguar qué son exactamente esos 8 pines y cómo deben controlarse. Estoy considerando escribir un módulo de controlador XGMII Verilog pero no puedo encontrar la especificación relevante.

¿Qué son los 8 pines de control de RX y TX para XGMII? ¿Dónde puedo encontrar una especificación? (¿Hay implementaciones públicas de XGMII Verilog?)

    
pregunta Randomblue

2 respuestas

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La especificación para XGMII se encuentra en la cláusula 46 de IEEE 802.3, que comienza en la página 187 de este PDF .

    
respondido por el Randomblue
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Debes mirar los módulos 10G de opencores para averiguar cómo implementarlo. También puede consultar la hoja de datos de TI en los módulos XAUI (www.ti.com/product/tlk3138). En Xilinx FPGA, simplemente conecta cuatro E / S de cohetes a los módulos XAUI. También hay algunos archivos PDF que flotan en Internet sobre el estándar 10G. Creo que los pines extra son utilizados por la administración. Escriba 10G MDIO en google; hay un informe de opencores que lo describe ( enlace ). De hecho, ayudo en el desarrollo del núcleo 10G, pero eso fue hace más de 5 años.

    
respondido por el user468662

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