La interfaz independiente de 10 Gigabit Media ( XGMII ) es un estándar de interfaz que utiliza 72 pines de datos para ambos RX y TX. Según tengo entendido, de esos 72 pines, solo 64 son en realidad datos, los 8 restantes son para control de errores y flujo.
No he podido averiguar qué son exactamente esos 8 pines y cómo deben controlarse. Estoy considerando escribir un módulo de controlador XGMII Verilog pero no puedo encontrar la especificación relevante.
¿Qué son los 8 pines de control de RX y TX para XGMII? ¿Dónde puedo encontrar una especificación? (¿Hay implementaciones públicas de XGMII Verilog?)