Dividir un reloj en Verilog es un ejercicio básico, y hay un montón de respuestas en línea sobre cómo hacerlo. Lo que quiero saber es si está bien usar un reloj que se ha dividido usando verilog en un FPGA real para hacer flip flops.
Lo pregunto porque el conocimiento común dicta que nunca debemos poner una lógica combinacional en una línea de reloj y luego usar la señal resultante para impulsar el reloj de un flip flop.
Claro, un divisor de reloj no es lo que llamaríamos lógica combinacional, pero al final del día, todavía estaría poniendo puertas lógicas entre una red de reloj compleja (probablemente) y la señal de reloj de un flip-flop .
Vale la pena señalar que ciertamente he hecho esto en algunos proyectos de hardware y ha funcionado, pero fue en un FPGA de bajo rendimiento. Me pregunto si esto funcionaría de manera consistente y confiable en la mayoría de los FPGA, o si simplemente tuve suerte con el chip que estaba usando.