¿Por qué el D Flip Flop Positive Edge Trigger en lugar de un Level Trigger

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Así que estoy tratando de entender este tipo de D Positive Flip Flip Flop:

simular este circuito : esquema creado usando CircuitLab

Tengo problemas para entender por qué es un flanco positivo activado y no un nivel activado.

Entiendo que cuando el reloj es 0, NAND 2 y 3 darán salida a 1 bloqueando los valores actuales del latch SR a la derecha.

pero cuando el valor del reloj es 1, deja de afectar el circuito, por lo que se puede simplificar en algo como:

simular este circuito

donde el circuito comenzará a verse afectado por la entrada de D según el estado anterior del circuito.

Pero si así es como funciona este flip flop tipo D, ¿no sería un flip flop disparado a nivel? ya que la entrada D afectará los valores de Establecer y Restablecer del seguro SR a la derecha siempre que el reloj sea 1.

¿Puede alguien explicar dónde me he equivocado en mi comprensión?

    
pregunta Victor Lin

1 respuesta

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No, su circuito sigue siendo un circuito activado por el borde. Los pares NAND1 + NAND2 y NAND3 + NAND4 bloquean el estado de D cuando el reloj sube de bajo a alto. Cambiar D cuando el reloj está alto (después del flanco ascendente) no afecta la salida.

Comencemos con Clk = 0 , luego es S=1 y R=1 .

Ahora vamos a D=0 durante el flanco ascendente del reloj:

  • La salida de NAND4 será alta.
  • La salida de NAND3 será baja, porque S sigue siendo alto, por lo tanto, R=0 = > Q=0 .
  • La salida de NAND1 es baja.
  • La salida de NAND2 es alta, por lo tanto, S es alto y R se mantiene bajo.

La salida de NAND4 se mantendrá alta hasta que el reloj vuelva a estar bajo porque la entrada conectada a R es baja en relación con cualquier cambio en D (después del flanco ascendente).

Tenga en cuenta que la funcionalidad de este circuito se basa en el retraso de propagación de las puertas.

    
respondido por el Martin Zabel

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