1. NAND ofrece menos demora.
Como decías, la ecuación para el retraso es
$$ Delay = t (gh + p) $$
Pero el esfuerzo lógico \ $ g \ $ para NAND es menor que el de NOR. Considere la figura que muestra 2 entradas CMOS NAND y NOR gate. El número contra cada transistor es una medida del tamaño y por lo tanto de la capacitancia.
Elesfuerzológicosepuedecalcularcomo\$g=C_{in}/3\$.Loqueda
- \$g=4/3\$para2entradasNANDy\$g=\frac{n+2}{3}\$paranentradaNANDgate
- \$g=5/3\$para2entradasNORy\$g=\frac{2n+1}{3}\$paranpuertaNORdeentrada
- consulte wiki para ver la tabla.
\ $ h = 1 \ $ para una puerta (NAND o NOR) que maneja la misma puerta y \ $ p = 2 \ $ para NAND y NOR. Por lo tanto, NAND tiene un retraso menor en comparación con NOR.
EDITAR: Tengo dos puntos más pero no estoy 100% seguro sobre el último punto.
2. NOR ocupa más área.
Agregando los tamaños de los transistores en la figura, está claro que el tamaño de NOR es mayor que el de NAND. Y esta diferencia de tamaño aumentará a medida que aumente el número de entradas.
La puerta NOR ocupará más área de silicio que la puerta NAND.
3. NAND utiliza transistores de tamaños similares.
Considerando de nuevo la figura, todos los transistores en la puerta NAND tienen el mismo tamaño que las puertas NOR no. Lo que reduce el costo de fabricación de la puerta NAND. Cuando se consideran puertas con más entradas, las puertas NOR requieren transistores de 2 tamaños diferentes cuya diferencia de tamaño es mayor cuando se compara con las puertas NAND.