Microprocesador que controla la SRAM a través de un FPGA

Presumiblemente, el FPGA tiene algún propósito para su conexión SRAM, aunque no haya especificado qué es eso. Supongo que lo mejor sería tener un medio por el cual Cortex pueda influir suficientemente en la forma en que el FPGA escribe en la SRAM, y averiguar lo que está leyendo para determinar si la SRAM está funcionando correctamente. Por ejemplo, si el FPGA normalmente escribiría la SRAM con los datos capturados recibidos de un ADC, y lo enviaría, después de un retraso, a un DAC, uno podría tener un modo de prueba que en su lugar escribiría datos de un registro de desplazamiento de retroalimentación lineal y otro modo de prueba que mezclaría los datos leídos de la SRAM en un registro de desplazamiento de retroalimentación lineal con toques ligeramente diferentes. Si se puede hacer que cada modo de prueba se ejecute a través de la SRAM un número controlado de veces, inicializar el LFSR antes de la primera pasada y leerlo después de cada pasada, se pueden organizar las cosas de modo que sea improbable que una SRAM rota arrojara el valor correcto. Los valores de LFSR, pero el hardware podría ser más simple que permitir el acceso directo de la CPU, y (lo que es más importante) los tiempos de acceso serían similares a los que la SRAM vería en el uso real.