LPDDR2 problema de jitter a largo plazo del reloj

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Tengo un problema con la medición de error acumulativa del período de reloj LPDDR2 tERR (11-50per) pero la medición de longitud más corta está bien con algún margen. Estoy buscando alguna causa o consejos para entender o solucionar este problema.

Aquí hay un resumen de la prueba de calificación:

HerealizadounamedicióndeTIE(Errordeintervalodetiempo,queesunerrordefluctuacióndefaseacumulativa)enestaseñalderelojLPDDR2de333.33MHzduranteunlargoperíododetiempo(10µs):

LoqueentiendodelatendenciadetiempodeTIEesqueenjitterdeintervaloscortospuedeestarbien,peroenunperíodomáslargopuedefallaryaquetenemosalgunasvariacionesrápidas.

Aquíestáeldiseñodeesterelojdiferencial(100µm/200µm/100µm;33mmdelargo):

LasalidadelrelojdelcontroladordememoriaFPGAestáalaizquierdayLPDDR2estáaladerecha.Enelmedio,elrelojpasapordebajodeunchipdememoriaflashquesoloseusaenelinicio,peroaúnestáencendido.

Misconjeturasson:

  • Lamemoriaflashcambialaimpedanciaydisminuyelacalidaddelaseñaldebidoaalgunasinterferenciasdelapotenciaradiada.
  • Lasdosvíasdelaizquierdaquehacenqueelparnoseadiferencialtambiéndisminuyenlacalidaddelaseñal,loqueprovocaunafluctuaciónalargoplazo.
  • Jitterdebidoalcontroladordememoria

Sitienealgunapistaparaentenderesteproblema,seríamuyútil.

Edición1:

CapturadepantalladeprimerplanodelaseñaldelrelojenelchipLPDDR2.EsteesunpaquetePoP.

Edición2:Capturadereloj

Edición3:

Razónprobableporlaquehayalgunasgrandescaídaseneljitterconeltiempo.PuedeestarrelacionadoconelsoftwarequeejecutalaspruebasdeRAM.

    
pregunta zeqL

2 respuestas

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¿Existe alguna posibilidad de que pueda cambiar el diseño de su FPGA para que el reloj de la memoria salga en los parches de la periferia del campo de pines BGA? Si es así, abre la posibilidad de obtener un enrutamiento diferencial del reloj mucho mejor al final del FPGA.

También debe volver a evaluar el par de vías que se muestran en su diseño al final de la memoria del par de diferencias. La colocación vía y / o enrutamiento no está equilibrada.

Por último, debe observar detenidamente a qué se dirigen las trazas de diferencias y al lado de. Parece que puede tener un vaciado de cobre cercano que podría tener un acoplamiento de borde a uno de los conductores de par difuso. Idealmente, este reloj y todas las demás señales de control de la memoria como un conjunto se enrutarán directamente sobre un plano GND sin cruces divididos en el plano o bordes de plano paralelos cercanos.

    
respondido por el Michael Karas
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Obtenga una sonda FET, incluso una sonda FET diferencial, y examine el ESPECTRO del reloj LVDS en un analizador de espectro. Veo algunas notas en la forma de onda del reloj, donde la energía no deseada ha empujado el punto medio de los bordes ascendentes a ser más temprano o más tarde.

El jitter a largo plazo proviene de la llegada ocasional de energía agresora. Busque las anotaciones. Algo está causando la modulación de fase. Pero eso ya lo sabes.

    
respondido por el analogsystemsrf

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