¿Qué sucede realmente cuando ambas entradas 1 se dan en el circuito de flip flop de RS (cambio físico)?

Este es un flip flop RS hecho de puertas NOR

^{simular este circuito : esquema creado usando CircuitLab}

Observamos que ambas puertas son simétricas, por lo que no es necesario averiguar qué están haciendo ambas puertas.

Cada puerta es básicamente una función OR, que genera una salida VERDADERA cuando una o ambas entradas son VERDADERAS. Si R es '1' o VERDADERO, la salida será VERDADERA. Es una salida invertida, por lo que la salida VERDADERA es '0'.

Así que ahí está tu respuesta. Con un flip-flop basado en NOR, cuando R y S son '1', ambas salidas 'Q' son '0'. Perfectamente predecible.

No hay problema, a menos que insista en que las Q son complementos entre sí. Son, para al menos uno de R y S '0', el modo de funcionamiento normal o esperado del flip-flop.

Si realiza la suposición falsa de que las salidas son siempre complementarias entre sí, entonces el estado R, S = '1' infringe esa suposición. Si sigues una lógica que básicamente dice si Qa == Qb, entonces enciende Doomsday Bomb, las consecuencias podrían ser muy serias. Pero las puertas NOR son perfectamente felices, haciendo exactamente su lógica thang sin problemas.

Donde la vida hace se vuelve impredecible es si devolvemos R y S a '0' simultáneamente después de que ambos hayan estado en '1'. Ellos 'correrán' de regreso a una salida de '01', el ganador llegará a '1' primero, y el otro se conformará con '0'.

En el caso ideal de retrasos iguales, será impredecible lo que ganará. Dada la probabilidad de pequeñas diferencias en el retraso, ya sea en las puertas mismas, de la lógica que controla las entradas R y S, uno tenderá a ganar siempre.

En el improbable caso de retardos muy equilibrados, las salidas pueden ser metaestables, es decir, ambas salidas van a un voltaje en el riel medio y permanecen así durante un tiempo impredeciblemente largo, que podría exceder sus retrasos de propagación nominales en un factor de varios.

Mientras R y S sean ambos 1, tanto Q como Q 'serán 0. Si uno de R o S vuelve a 0 antes que el otro, el flip-flop comenzará a actuar normalmente de nuevo.

Pero si R y S vuelven a 0 simultáneamente, tanto Q como Q 'serán 1. Pero Q y Q' se devuelven al flip-flop como una segunda R y S que hacen que el proceso se repita.

El flip-flop puede comenzar a oscilar entre Q = Q '= 0 y Q = Q' = 1 debido al retardo de propagación hasta / a menos que haya alguna desviación que lo haga finalmente en un estado válido. O podría encontrar un equilibrio en el que los transistores NMOS y PMOS sean parcialmente conductores, es decir, se quemarán.

^{simular este circuito : esquema creado usando CircuitLab}

La respuesta simple es que nadie realmente usa flip-flips SR reales cuando codifica diseños HDL para FPGA o ASIC porque es un ciclo asíncrono y bloqueará el simulador lógico con un ciclo de recursión infinito. En su lugar, emulan un flip-flop SR al inferir un flip-flops D conectado a una máquina de estado simple. En este caso, depende de usted cómo implementar el siguiente estado si S & R se afirma al mismo tiempo.

Por supuesto, lo anterior no se aplica si está construyendo un flip-flop SR "real" a partir de puertas TTL en un tablero de pan, o si está conectando directamente transistores para construir puertas lógicas.

No, es tan simple como los resultados serán impredecibles. Eso es. Y debe evitarse simplemente porque no hay incertidumbres en nuestra lógica. De hecho, el pestillo J-K (no el flip-flop J-K, a pesar de muchos conflictos entre las definiciones de latch y flipflop, llamé dispositivos no bloqueados como latch) alterna entre uno y cero continuamente si ambos J & Las entradas K se mantienen altas con el retardo de tiempo igual al retardo de propagación del pestillo. (Todavía dudo que JK latch prácticamente exista en el mundo real porque no veo ningún significado práctico de tenerlo, pero uno de mis libros lo mencionó (y el libro se considera bastante estándar) y también proporcioné formas de onda de salida, así que lo mencioné .)

Como el pestillo JK es solo un pestillo RS con retroalimentación, no creo que mantener ambas entradas altas cause ningún daño físico a la puerta. Pensando de otra manera, hacerlo no causa un flujo excesivo de corriente, por lo que no hay una fuente de energía para el calor, así que no creo que queme la puerta. Sin embargo, el diagrama que muestra los circuitos internos de una puerta en particular puede finalizar mi respuesta.