Estoy trabajando con un núcleo 10G MAC IP de baja latencia para un Stratix V FPGA. Uno de los parámetros es "Modo de alto rendimiento". Los estados de la documentación
Cuando está habilitado, el modo de alto rendimiento habilita a todos los retímeros, lo que permite por alto margen de tiempo, pero horrible retraso.
¿Qué son los retímeros? ¿Cómo se implementan en FPGA? ¿Cómo afectan el margen de tiempo y el retraso?