También hay mucha historia involucrada.
Muchos diseños de chips están diseñados para coincidir estrechamente con los chips de la generación anterior, por lo que se pueden usar opcionalmente en la misma revisión o en la siguiente. Los diseños de chips ROM / PROM / SRAM / EPROM / EEPROM de 1 kB a 64 kB abarcaban muchas generaciones y las generaciones anteriores tenían restricciones de diseño de chips que se han olvidado hace mucho tiempo.
Los diseñadores de chips se dan cuenta de lo que quieren los clientes y si los clientes solo compran chips con datos ordenados y pines de dirección, eso es lo que estaría en las tiendas. Como es el diseño, tal vez sea exactamente lo que la gente quiere y esto puede no ser obvio sin años o experiencia en tablas de enrutamiento para ahorrar unos centavos aquí y allá.
Las matrices Modern Gate que permiten a los diseñadores elegir casi cualquier pin para cualquier función han simplificado el enrutamiento de la placa, pero nunca puede ser una coincidencia individual para cada combinación de chips aleatorios que utiliza un diseñador.
La gran mayoría de los sistemas de 16 bits utilizaron la memoria de 8 bits durante mucho tiempo, ya que era el estándar disponible. Es más económico colocar un chip de 8 bits más grande que dos memorias de 8 bits más pequeñas solo para obtener un ancho de bus de 16 bits. De la misma forma que ahorra 32 pines en el portador de chips si multiplexa sus datos de 64 bits en dos ciclos en lugar de intentar tener todo en el bus cableado para 64 bits cuando algunos de los buses, chips o periféricos ni siquiera pueden usar 64 bits. Pero, lo que es más importante, si puede multiplexar las líneas de datos (las líneas de dirección en la RAM dinámica también suelen ser multiplexadas), puede ahorrar muchos pines y esto ahorra mucho en el enrutamiento y tamaño de la placa y en el tamaño y costo de los chips y y y. >