He estado desconcertado por esto durante años. ¿Por qué la industria del diseño de hardware está presionando tanto en el uso del bus axi para comunicarse con núcleos y periféricos que no obtienen ninguna ventaja de su uso en un FPGA?
¿Cuál es la ventaja de utilizar el bus axi en un bus más eficiente para la señal? Incluso el axi lite parece una exageración la mayor parte del tiempo. Podría suponer que si está cerca de la tubería de la CPU funcionando a 3 GHz, ¿tal vez tenga que usar algo así? pero todavía tengo que encontrar un fpga de Xilinx o altera que funcione incluso con el 10% de esa tasa y, sin embargo, existe el requisito de bus axi para todos los núcleos IP de Vivado.
Miro a Xilinx Vivado y veo axi bus en todas partes, con extraños envoltorios latentes alrededor de buses locales más normales para traducirlo de nuevo a axi bus. No lo sé. Simplemente todo me parece extraño.
Como diseñador lógico, realmente no tengo la opción de seguir la convención de axi cuando ya configuran cada núcleo de esa manera. De lo contrario, dedicaría todo mi tiempo a eliminar los archivos de envoltura de axi.
Supongo que me pregunto qué ven en el bus axi que no veo. ¿Es esto solo una conspiración extraña para mantener a todos ocupados cableando autobuses juntos y para vender FPGA más grandes y costosos que hacen exactamente lo mismo?