JFET Burn Out in Wien Bridge Oscillator

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Tengo un circuito simple del Oscilador de Puente Wien (con control de ganancia JFET) que se muestra a continuación. Este circuito funciona como se espera a voltajes más bajos (+/- 9 V), pero me estoy topando con algunos problemas con suministros de voltaje más altos (+/- 16 V). Creo que el JFET (2N3819) se está quemando temprano en la operación debido a algún tipo de pico de voltaje transitorio.

Tengo un voltaje de suministro de 32 voltios de CC, que luego se divide con un circuito de amplificador operacional a tierra virtual para crear el +/- 16 V. Desde el esquema, pensé que el JFET de 25 V debería estar bien ya que la mejor el potencial posible sería solo 16 V. ¿Hay algún efecto que pueda hacer que el transistor exceda ese voltaje o me falta algo aquí? ¿Quizás el divisor de voltaje permita este tipo de transitorio?

Desafortunadamente, no tengo el equipo para probar y registrar el historial de tiempo del circuito para verificar el problema. He simulado con éxito el circuito en LTSpice, donde el potencial máximo desarrollado en la puerta del JFET está dentro de solo -3 V.

Si el problema es de hecho con el JFET en voltajes más altos, ¿qué JFET podría funcionar de manera similar en voltajes más altos? De manera similar, me refiero a un perfil de resistencia que permite el control de ganancia en el Oscilador de Puente de Wien.

    
pregunta Two Nybble

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Desde el esquema, pensé que el JFET de 25 V debería estar bien, ya que el mayor potencial posible sería de solo 16 V.

En realidad no, podría ser mucho más grande.

A continuación, por simplicidad, todos los voltajes se refieren a Vgnd.

Cuando enciendes el circuito, C1 se descarga, entonces el JFET está completamente ENCENDIDO. La ganancia será mayor 3, por lo que las oscilaciones pueden comenzar.

Sin embargo, el voltaje del oscilador podría no estabilizarse sin excederse. Si por casualidad, el oscilador alcanza una amplitud de +/- 14V (debemos tomar el Vsat del amplificador operacional). Entonces, C1 carga rápidamente a -13.6V, abriendo rápidamente el JFET.

En el próximo semiperiodo, por supuesto, C1 mantendrá ese -13.6V y el JFET seguirá abierto. La salida del 2134 llega sin atenuar al JFET, ya que el JFET está completamente apagado. Dado que el JFET todavía está abierto, ve una compuerta para drenar el voltaje de -27.6V, que es más grande que las clasificaciones máximas absolutas.

Finalmente, U4 no genera instantáneamente el terreno virtual. Esto podría polarizar directamente la unión puerta-fuente.

¿Posible solución?

Dado que la ganancia crítica es 3, entonces no tiene que dejar que el OA tenga una ganancia de CC de 1, para amortiguar la amplitud de oscilaciones más grande que su punto de ajuste. En otras palabras, no hay necesidad de una resistencia infinita del JFET. Si coloca una resistencia de 10kOhm en paralelo al JFET, la ganancia máxima no se verá afectada. La ganancia mínima será 1.7, que no es suficiente para iniciar las oscilaciones (es decir, será lo suficientemente baja para reducir las amplitudes de oscilación excesivas). Con una resistencia de este tipo, en las condiciones que describí anteriormente, el voltaje de drenaje de la puerta más negativo sería -13.6 - 5.7V = 19.3V, que está en el límite. No sé si esto tendrá un gran impacto en la estabilidad de la amplitud de la oscilación.

    
respondido por el next-hack

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