Entonces, ¿cómo calculo la frecuencia máxima si se dan estos valores? \ $ T_ {Hold-ff} = 0.2ns \ $, \ $ T_ {Delay-ff} = 2ns \ $, \ $ T_ {Demora-nor} = 0.3ns \ $, \ $ T_ {Demora-nand} = 0.4ns \ $, \ $ T_ {Setup-ff} = 0.5ns \ $.
Pensé en: \ $ T_ {Delay-ff} = 2ns \ $ + \ $ T_ {Delay-nor} = 0.3ns \ $ + \ $ T_ {Setup-ff} = 0.5ns \ $
¿Eso es bueno?
También, ¿cómo podría calcular el tiempo de respuesta (tiempo desde el borde del reloj en el reloj hasta la salida A, B, C)?
Los datos lanzados por el tercer flip-flop deben ser capturados por el primer flip-flop en el siguiente ciclo de reloj para la funcionalidad correcta. La ruta es Q out- > NOR - > Y - > J en . También es el camino crítico aquí. Así que la frecuencia máxima de operación tendría que satisfacer:
$$ T_ {Delay-FF} + T_ {Delay-Nor} + T_ {Delay-Nand} + T_ {Setup-FF} < T_ {clk} $$
No, después del margen del reloj, tienes Tdelay-ff para obtener una salida del peor de los casos, necesitas agregar Tdelay-ni a eso y también a Tdelay-nand. esta señal debe estar en la entrada de la configuración T del primer flop antes del siguiente flanco de reloj. Por lo tanto, el período mínimo es Tdelay-ff + Tdelay-nor + Tdelay-nand + Tsetup-ff
Para calcular la velocidad de reloj máxima de este circuito, uno debe comprender el impacto de cada retardo en la salida Q, especialmente en la primera etapa.
Si el tiempo de espera es menor que cualquier otro retraso, se puede suponer que esta condición siempre se cumple.
Sin embargo, todos los demás retrasos afectarán el tiempo total de configuración de las entradas JK, por lo que la respuesta para el período de la frecuencia de reloj máxima es la suma de todos los demás retrasos;
T = retraso Q3 + retraso NOR + retraso NAND + retraso de configuración Q1
= 2 + 0.3 + 0.4 + 0.5 = 3.2ns o f ~ 312 MHz
parte 2) Todas las salidas ABC solo tienen \ $ T_ {Demora −ff} = 2ns \ $ después del borde del reloj
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