¿Por qué los circuitos integrados no incluyen condensadores de derivación? [duplicar]

La última vez que obtuve una cotización para agregar condensadores o resistencias a un chip, fue de aproximadamente $ 0.01 por pieza que se agregaría más el costo de la pieza. Piezas como, por ejemplo, un FPGA Intel / Altera / Xilinx, o un procesador, por lo general, tienen condensadores de desacoplamiento incorporados y también requieren algunos en la PCB. Es una pregunta compleja que depende de la parte y la aplicación.

Si está obteniendo un microcontrolador de $ 1.00 y ha agregado capacitores por un valor de $ 0.10, esto lo pondrá en una desventaja de precios en la mesa de negociaciones (¡a pesar de que su competidor necesita $ 0.10 de las piezas en el tablero!). Además, hay un impulso constante ahora para paquetes más pequeños y más pequeños. Agregar piezas grandes de 0201 01005 no ayuda. Luego, también la adición de piezas se presta a los paquetes que tienen una placa de sustrato. Muchas piezas pequeñas y baratas están utilizando marcos de plomo sin una buena forma de soldarlas. Algunas piezas ahora vienen en un empaque CSP que es esencialmente el dado. No hay lugar para topes de desacoplamiento externos allí (más sobre esto más adelante).

La otra cosa es que tu parte puede no necesitarla, pero a veces lo hará. La conexión entre la matriz y la placa podría ser muchas cosas, un cable de unión a un sustrato, viruta de viruta a sustrato, marco de plomo, etc. Esta ruta tiene una impedancia (e inductancia) que resiste el deseo de su matriz de extraer la corriente a través de ella. Cuando se trata de un chip de succión de gran potencia con demandas de corriente de alta frecuencia, como un FPGA o una CPU, es posible que no pueda extraer el tipo de corriente que desea sin una caída de voltaje significativa. Colocar condensadores en su sustrato y pasar por alto esa impedancia tiene más que ver con la funcionalidad robusta en sus frecuencias operativas que con la conveniencia para el diseñador de pcb.

Finalmente, los chips incluyen la capacitancia de bypass directamente en el dado. Muchas cosas no funcionarían si no lo hiciéramos. Ahora, esas estructuras son pequeñas, por supuesto, y no la 1uF que puede obtener con una parte discreta. Sin embargo, todos trabajan juntos para proporcionar un voltaje estable donde sea importante en el circuito real en la matriz. Su capacitancia en el troquel es la primera línea de defensa, seguida de su paquete, y luego su placa pcb. Pero puedes ver que cuando llegas a la placa ya has pasado por un poco de impedancia, por lo que tu 1uF 0402 puede no ser lo suficientemente efectivo para esa lógica de gran velocidad. Entonces, tal vez necesite algo de capacitancia, pero oh, tal vez no pueda obtener lo suficiente sin volar el área (y, por lo tanto, el costo), así que empieza a pensar en poner algo en los límites de los paquetes. Luego comienza a obsesionarse con la reducción de la impedancia del paquete (inductancia nuevamente), por lo que tal vez no necesite demasiadas partes en el troquel ...

En pocas palabras, es una compensación como todo lo que hacemos.

Las capacidades de bypass en el orden de 0.1uF son demasiado grandes para los procesos de silicio utilizados para crear IC. Las estructuras de metal-óxido-semiconductor (MOS) se utilizan para crear condensadores dentro de los circuitos integrados. Estas estructuras crean una capacitancia con densidad del orden de 100pF / mm ² .

Lectura adicional:
Capítulo sobre capacitores MOS
" Pregunta similar en Research Gate , si tiene una cuenta allí

Es posible hacer esto en partes costosas como las CPU de escritorio (y donde hay beneficios reales en el rendimiento) y los módulos de reloj Stratum 3, pero el costo de incluir condensadores MLCC en los paquetes IC es algo que pocos fabricantes pagarían. Hay poco mercado para las piezas que no son SMD que no son de alta potencia y no tienen un número insano de contactos.

Prácticamente no se pueden fabricar condensadores de valor apropiado como parte del chip IC, por lo que tendrían que ser bits adicionales. Vea la respuesta de Nick para saber por qué esto no suele ser práctico.

En la era Paleolítica de las piezas DIP enchufadas, se ofrecían tomas con tapas MLCC entre los pines de alimentación de esquina habituales, pero no creo que tuvieran mucho éxito en el mercado.

He hecho circuitos integrados donde la interferencia de un chip entre diferentes frecuencias (2.6MHz, 13MHz, 65MHz desde Prescaler, hasta 2,400MHz en VCOs offchip) tenía que ser -100dBc.

Logré eso, primero paso, al colocar 10pF MIM de metal-aislante-condensadores al final de cada fila de la lógica del sintetizador de frecuencia FracN. Y colocó una resistencia de un chip de 100 ohmios entre la lógica y el pin VDD. Y diseñó mecánicamente los condensadores para una alta auto-amortiguación.

El estímulo de 2.6MHz era -105dBc, el más bajo que el "cliente" había visto.

Además, en un prescaler de 23/24, teniendo mi control sobre cómo se usaron los pines del paquete, dediqué 3 juegos de VDD / GND a ese prescaler, y logré la carga del VCO externo de -120dBc. Considerando que el "podemos reutilizar esto 16/17 prescalar? Confiamos en ello. "Al tener solo 1 juego de pines VDD / GND, fue sorprendentemente malo en la carga-tracción (-90dBc, de memoria vaga).

Fundamentalmente, al colocar los sistemas en un chip, si desea controlar un nivel bajo y no esencial, necesita planificar, pensar y preocuparse.

Me dijeron que, después del primer paso-éxito en el cumplimiento de todas las especificaciones medibles, Que obviamente el chip era muy fácil. Porque fue el primer paso-éxito. Simplemente miré al gerente de alto nivel (no en mi estructura de comando) y dije "Nunca sabrás cuántas horas pasé pensando, modelando y escribiendo. maneras de lograr el aislamiento ".

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Parte del éxito en la interferencia baja provino del uso de interfaces de modo de corriente diferencial en el núcleo lógico de FracN, y del uso del modo de corriente diferencial hacia fuera del núcleo lógico para las bombas de carga PLL UP / DOWN . ¿Que no tiene nada? que ver con los condensadores de bypass onchip, ¿verdad? No Las interfaces de modo de corriente diferencial operaron en constante , por lo que no se generaron desviaciones de VDD y los otros circuitos (así como el sustrato) se salvaron de los fallos.

¿Qué significa esto? Como diseñador de chips, puede PLANIFICAR las diversas interfaces entre dominios y frecuencias cruzadas para una vulnerabilidad mínima (¡diferencial!) Y una generación mínima de basura (diferencial, nuevamente). En algunos casos, puede evitar el almacenamiento de carga de un chip, ya que sus demandas de carga se vuelven más constantes.

¿Qué rendimiento del sistema mejora con esta planificación? Las tramas SHMOO mejoran. Y el jitter determinista mejora; se reducen las anotaciones y los impulsos de bloqueo de fase se vuelven muy pequeños tras el bloqueo, sin que la búsqueda se realice alrededor del punto nulo, debido a que la variación de inyección de carga se establece mediante el ruido térmico en los separadores y el PFD y las bombas de carga y no por la carga determinista de lucha.

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¿Cuál es la ventaja de los pulsos de bloqueo muy pequeños (ancho muy estrecho) en un PLL? El ruido térmico y el ruido 1 / F y cualquier ruido de la fuente de alimentación, proveniente de las fuentes de corriente u otros circuitos de control de carga, se atenúan porque el tiempo de conexión es mucho menor. Por lo tanto, el gráfico de fase-ruido completo frente a la frecuencia de desplazamiento ahora tiene la oportunidad de reducirse aún más, porque la inyección de ruido de banda ancha se reduce, porque los impulsos ARRIBA y Abajo son muy estrechos; Altura completa pero muy estrecha.