Actualmente estoy leyendo sobre los módulos de RAM. Los módulos DRAM más grandes están dispuestos en una matriz. Al recuperar datos, primero recupera la fila y luego la columna. Una de las ventajas de la disposición de la matriz es que las direcciones de fila y columna se multiplexan en los mismos pines, por lo que solo necesita 2 pines (n / 2) para las direcciones. Al usar una matriz, el número de pines se puede reducir con bastante facilidad, ¿por qué no se hace esto con los módulos SRAM?
Primero, no confunda la interfaz (multiplexando las líneas de dirección) con la disposición interna (colocando las cosas en una matriz).
Todos los chips de RAM usan una matriz en el nivel más bajo (celda de un solo bit), la mayoría usa un diseño menos regular en el nivel más alto (por ejemplo, dos bancos separados).
Multiplexar las líneas de dirección reduce el número de pines, pero tiene un costo: suministrar las dos mitades de la dirección con las señales de reloj asociadas toma tiempo . Cuando este tiempo puede combinarse con cosas que deben hacerse dentro del chip RAM, de todos modos, esto está bien, pero cuando desaceleraría el chip este es un gran problema de rendimiento.
La SRAM puede ser 'direccionada directamente': la dirección de N bits se decodifica en señales de selección de 2 ^ N, para que cada una active una palabra de celdas de bits. (AFAIK no es así como realmente funciona la SRAM moderna, pero fue cierto hace algún tiempo).
La DRAM se direcciona por fila / columna, porque facilita la actualización que se requiere: cuando direcciona una fila (¿o fue una columna?) todas las celdas de esa fila se leen y se escriben de nuevo . A continuación, puede (pero no tiene que hacerlo) seleccionar una columna y obtendrá los valores de la (s) celda (s) de bits seleccionada (s). Por lo tanto, la distinción entre filas y columnas se relaciona muy bien con el hardware y el proceso de actualización que deben estar presentes de todos modos.
La arquitectura es diferente. Los dispositivos dinámicos almacenan un poco por dispositivo, por lo que ve 8 o 16 chips en una línea (o en un SIMM) para almacenar un byte o palabra. (Más uno o dos más, si se necesitan bits de paridad). Los dispositivos estáticos almacenan un byte completo, por lo que generalmente se ven uno o dos en un tablero. Solo si el bus de datos es ancho (16 o 32 bits) se verá obligado a tener más de un chip SRAM.
La Apple] [era un diseño clásico. Tenía ambos tipos de dispositivos, y jugó en sus fortalezas. La memoria dinámica era cara, por lo que puede elegir cuántas filas desea rellenar en la matriz de 3x8 de dispositivos de 16Kbit. El ciclo de actualización de DRAM se incorporó a la actualización de la pantalla de video: cada vez que se leía el cuadro de video, también se actualizaban todos los dispositivos DRAM. Luego hubo seis zócalos 2Kbyte ROM / EPROM que almacenaban la parte residente del sistema de arranque y el sistema operativo en la parte superior del mapa de memoria. EPROMs y SRAMs tienen pinouts muy similares. Los diseños integrados pueden aprovechar esto para permitirle diseñar / programar con una SRAM y enviar una EPROM en el mismo zócalo para el producto terminado.