Ruido en 2 ^ n transiciones

A pesar de los comentarios válidos del marcador de posición, el ruido que está viendo es indicativo de un problema de sesgo de tiempo entre los bits digitales que salen del ADC. En lugar de xxx10000 y xxx01111, ocasionalmente obtienes xxx00000 y xxx11111.

Veo que el reloj entra en el ADC, pero no veo el siguiente lugar en la ruta de datos donde los datos vuelven a sincronizarse. Asegúrese de que los retardos de tiempo (resistencias, búfer, conectores, cableado, etc.) en las líneas de datos sigan cumpliendo con los requisitos de configuración y retención para cualquier lugar donde se produzca ese bloqueo. También presta atención al sesgo del reloj entre las tablas.

Comenzaré diciendo que pareces estar cuidando algunas cosas correctamente. Controlar las tasas de borde (resistencias), agregar un búfer / controlador (745402), etc.

Probablemente pueda descartar el funcionamiento interno de ADC, Analog es una excelente compañía, saben lo que están haciendo y han vendido muchos de esos dispositivos, y he usado estos dispositivos en esta aplicación exacta con buenos resultados .

Ahora para la crítica constructiva.

El ADC es un dispositivo muy sensible (BW ancho y alto nivel de conversión) que debes tener cuidado.

Fuentes de alimentación:

• para estas aplicaciones normalmente ejecuto LDO dedicados, filtros antes (filtros Pi con L y C) y después para los búferes y los ADC, todos por separado.

Controlador de reloj para ADC:

• el rebote del riel en la fuente del reloj se manifiesta en jitter en la apertura de muestreo que se manifiesta en el ruido de conteo de MSB. - Fuente de alimentación separada y controlador del reloj. El SGL (lógica de puerta única) es tu amigo.

Diseño - Diseño y, una vez más, diseño:

• es muy importante. ESTÉ consciente del flujo de corriente de la imagen, las rutas de retorno de las señales que se ejecutan a los buffers. El plano de tierra se divide, etc., etc.

Algunas cosas más oscuras: - Algunos paquetes de resistencias son desagradables, inductancia adicional y capacidad de acoplamiento cruzado. No afectaría necesariamente sus resultados aquí. Tiendo a usar resistencias individuales (0402)

Según la observación excelente de DaveTweed (respecto al sesgo de sincronización), una solución es reemplazar los búferes de su esquema con Dff's / latches para volver a bloquear los datos y búferlos al mismo tiempo. Normalmente hago eso y el comentario de Dave me lo recordó.

Después de la actualización (comentarios sobre la sincronización);

Nunca, nunca, jamás permito FPGA, entradas de CPLD en un ADC. Ejecuto una fuente de reloj separada o, si tengo que generar una frecuencia de reloj específica, vuelvo a bloquear utilizando SGL's (D FF's) a una frecuencia más alta (prestando atención a los tiempos de configuración y retención, por supuesto). La razón de esto es que la estructura de los FPGA y CPL causa una gran cantidad de fluctuaciones derivadas del tren de potencia en la sincronización de las salidas de estos dispositivos. Este jitter a su vez interactúa con la ventana de muestreo del período de aperature del extremo frontal del ADC causando problemas de ruido.