module ved64 (a,b,p);
input[63:0]a;
input[63:0]b;
output[127:0]p;
wire [63:0]w0,w1,w2,w3,w4,w5,w6,t1,t2;
vedic32 x1(a[31:0],b[31:0],w0[63:0]);
vedic32 x2(a[31:0],b[63:32],w3[63:0]);
vedic32 x3(a[63:32],b[31:0],w2[63:0]);
vedic32 x4(a[63:32],b[63:32],w1[63:0]);
rca64 x5(w2[63:0],w3[63:0],1'b0,w4[63:0],c1);
assign t1={32'b0,w0[63:32]};
rca64 x6(t1[63:0],w4[63:0],1'b0,w5[63:0],c2);
assign t2={c1,31'b0,w5[63:32]};
rca64 x7(w1[63:0],t2[63:0],1'b0,w6[63:0],c3);
assign p[31:0]=w0[31:0];
assign p[63:32]=w5[31:0];
assign p[127:33]=w6[63:0];
endmodule
cómo resolver esto