Estoy probando algunos circuitos diferentes para compuertas básicas, hechas en DTL (Diode-Transistor Logic). Uno de los diseños más populares para NAND parece ser:
Esto es en realidad una puerta NO, pero se puede extender fácilmente a NAND agregando más entradas (onda cuadrada en el esquema). Cuando realmente creé el circuito, noté que los tiempos de subida y caída son asimétricos. Inicialmente pensé que podría ser la capacitancia de mi osciloscopio, pero se muestra incluso en simulaciones. Para ser precisos: aunque el tiempo de caída de la puerta es muy pequeño (unos pocos microsegundos a lo sumo), el tiempo de subida es bastante grande: 100us en mi circuito, > 50us en simulaciones. ¿Porqué es eso? Encontré que cambiar la resistencia de 47k a una más pequeña ayuda, pero preferiría saber la razón subyacente.
Estoy confundido de que el 47k sea el culpable, porque si la constante de tiempo es aproximadamente RC, entonces C tendría que ser 100us / 47kohm = 2nF, que es demasiado alto para el cable, el osciloscopio u otras capacitancias parasitarias. Quizás haya algún efecto que no conozca en el BJT en sí mismo, pero según mi investigación, sus capacidades parásitas suelen ser unas pocas pF, lo que tampoco explica el problema.
Efectos de la simulación:
