Potencia residual en los condensadores de desacoplamiento

La situación que describió es muy típica en dispositivos con circuitos integrados CMOS de baja potencia. Esto se denomina condiciones de "reducción de tensión".

Una solución simple es agregar las llamadas "resistencias de sangrado" a los rieles de alimentación que causan el problema. Pero en este caso, perderá algo de energía durante las operaciones normales, lo que podría ser prohibitivo desde el punto de vista de la vida útil de la batería.

Una solución más costosa (utilizada en dispositivos electrónicos / portátiles) es utilizar circuitos activos (generalmente transistores FET) en los rieles de alimentación. Los transistores están controlados por un monitor de voltaje, que enciende los FET cuando un riel de voltaje principal cae por debajo de cierto límite, y los FET descargan los rieles rápidamente.

Algunos IC reguladores de voltaje tienen un " descarga automática incorporados "circuitos .

En muchos casos, es suficiente proporcionar un reinicio de hardware robusto a CMOS IC después de la condición de reducción de tensión, si IC tiene un RESET de hardware bien diseñado que anula cualquier estado "malo" residual después de que se restaura Vdd.

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En mi PC, sé que si apago el equipo, no se restablecerán todos los circuitos a menos que espere 20 segundos o presione el interruptor de reinicio que presenta una carga para disminuir la carga más rápidamente en < 1 segundo. A menudo, el cambio positivo en el voltaje detecta un restablecimiento y, si no está lo suficientemente deteriorado, no puede producir un restablecimiento positivo cuando la tapa todavía está cargada con una resistencia de bajada. Aunque no es tan destructivo como usted lo indicó en su situación, impide mi función de reinicio (POR) de encendido total.

Pero examinemos su problema real con un escenario potencial.

  

"uno de los chips entrará en mal estado y el dispositivo funcionará mal"

Con LDO y múltiples tensiones de alimentación, la secuenciación de potencia puede ser importante para evitar el bloqueo del CMOS.

Esto puede ocurrir, por ejemplo, cuando un chip lógico está alimentado por un LDO que todos tienen colectores comunes o reguladores de extracción de tipo de drenaje. Supongamos que la salida todavía tiene un cargo para activar un chip lógico que se interconecta con otro chip que funciona con, por ejemplo, 5V. Incluso si acepta la lógica de 3 V pero no puede aceptar entradas > 0.7 V por encima del riel de suministro; de lo contrario, desvía el cerrojo del SCR del sustrato y causa un cortocircuito en el chip cuando se reconecta la alimentación de 5 V.

Aunque esto es hipotéticamente cierto, puede que no sea el escenario exacto del usuario.

Un problema de este tipo generalmente se maneja colocando un diodo Schottky en reversa a través del LDO para no solo proteger el LDO, sino también para bajar la salida dentro de la caída de un diodo para evitar el bloqueo en otros chips de interfaz usando el riel de entrada superior.