Tengo un problema al verificar el cambio en la entrada, es decir, cuando A cambia el valor x cambia el estado. donde a es una entrada de N bits y "x" es un bit fuera
Tengo un problema al verificar el cambio en la entrada, es decir, cuando A cambia el valor x cambia el estado. donde a es una entrada de N bits y "x" es un bit fuera
Esta sería una posible implementación:
module demo(clk, rst, A, Aq, X);
parameter N = 8;
input clk, rst;
input [N-1:0] A;
output reg [N-1:0] Aq;
output reg X;
always @(posedge clk) begin
if (rst)
X <= 0;
else if (A != Aq)
X <= !X;
Aq <= A;
end
endmodule