qué circuito produce el siguiente código verilog

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Estaba aprendiendo Verilog. El siguiente código me planteó y me preguntó de qué se trata el siguiente código, es decir, el circuito implementado. 

always@(posedge clk or posedge reset or posedge set)
begin 
   if(reset)
      out=in1;
   else if(set)
      out=in2;
    else
     out=d;
end

Editar: Aquí puede tener un solo flip-flop D con restablecer y establecer si in1 = 0, in2 = 1. Pero no entiendo cómo tres entradas? May Mux entra en escena Alguien me puede ayudar

    
pregunta sai kiran grandhi

1 respuesta

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Si su biblioteca de síntesis lo admite, se generará un flip-flop de restablecimiento de conjunto. Actualmente hay pocos problemas con la forma en que está escrito:

  1. la salida de flip-flops se debe asignar mediante la asignación <= no bloqueante.
  2. Las propiedades de configuración y restablecimiento de Async deben ser constantes.

sugeriría: 

always @(posedge clk or posedge reset or posedge set) begin 
   if(reset)
      out <= 1'b0 ;
   else if(set)
      out <= 1'b1 ;
   else
      out <= d    ;
end
    
respondido por el pre_randomize

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