La 'etiqueta' que sale de la memoria de etiquetas de caché es, en efecto, una dirección parcial. Es esa parte de la dirección que no se usa en la memoria de etiquetas (menos los bits de ancho de línea de caché).
Suponga una dirección de 16 bits y una caché de 1 K + . La memoria de etiquetas 1K requiere 10 bits. Lo que significa que tenemos 6 bits de dirección no utilizados. La memoria de etiquetas tendrá entonces 1Kx6 bits de ancho. Los 6 bits de datos que salen se compararán con los 6 bits de dirección no utilizados. Por lo tanto, el total siempre verificará el entero de la dirección.
Se vuelve más complejo si tiene más de una forma o si una entrada de caché apunta a más de una entrada de memoria (el llamado ancho de línea de la caché).
+ Supongo que el ancho de línea del caché es una entrada de memoria única.
No puedo leer el texto, así que tengo algunos problemas, pero lo que veo es que ¡el diagrama está totalmente equivocado!
No solo faltan los bits TAG válidos , sino que todo el manejo de la dirección está totalmente equivocado . La dirección debe dividirse en dos partes, una que va a la dirección de la memoria de etiquetas y la otra a un comparador utilizando los datos que salen de la memoria de etiquetas. En el diagrama ponen dos bits en "fecha de selección", pero los datos en la memoria de etiquetas se muestran como 8 bits.
Te recomiendo que NO mires el diagrama sino que encuentres uno mejor.
Pruebe este documento .
