Implementé el oscilador a continuación utilizando puertas en cascada, no.
Quiero saber cómo puedo cambiar este circuito para que oscile solo para un número limitado de oscilaciones.
p.ej. Quiero que el circuito diseñado oscile solo 15 veces. Tenga en cuenta que voy a implementar esto en FPGA, por lo que solo se requieren elementos digitales.
Suponiendo que el circuito pueda ser diseñado y garantizado para que oscile a una velocidad lo suficientemente lenta, puede usarlo para sincronizar las chanclas de la tela. Luego simplemente construya un contador y utilícelo para controlar la señal EN.
Sin embargo, sería muy cauteloso. No estoy seguro de cómo podría garantizar que no vería pulsos de funcionamiento muy ocasionalmente en el inicio o el apagado, lo cual puede ser visto por su contador pero no por el "objetivo final" ( sea lo que sea) - o viceversa.
¡No pondría esto en producción en nada importante sin un par de análisis más o menos!
No puede hacer tal oscilador en un FPGA, porque las puertas en el FPGA no son independientes entre sí. Las compuertas en FPGA se hacen utilizando tablas de consulta, por lo que las salidas de señales aparentemente no relacionadas pueden tener "fallas", o transiciones rápidas de alto-bajo, cuando alguna otra señal (que se genera utilizando la misma tabla de consulta) cambia .
Con los FPGAs, necesitas usar una metodología de diseño llamada "diseño síncrono". En el diseño sincrónico, usted usa flip-flops con un reloj común. Usted diseña la lógica de entrada de los flip-flops para que en cada borde del reloj la salida del flip-flop sea lo que usted desea. Y todas las señales que no deben tener oscilaciones adicionales (fallas) deben provenir directamente de una salida de algún flip-flop.
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