He hecho un diseño de Quartus a partir de primitivas lógicas para FPGA. Ahora me gustaría ver el Verilog o VHDL correspondiente si es posible. ¿Es eso posible con Quartus y, de ser así, cómo?
Cómo crear Verilog o VHDL desde un diseño de Quartus
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pregunta Niklas Rosencrantz
1 respuesta
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De hecho, Quartus es capaz de generar HDL a partir de una entrada de esquema.
Con el esquema abierto, vaya a:
File -> Create/Update -> Create HDL Design File from Current File
EstoabriráunaventanaquelepermiteseleccionarelidiomaHDLdeseado:
El archivo HDL resultante se colocará en la misma ubicación que el archivo de diagrama de bloques / esquema.
respondido por el Tom Carpenter
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