¿El diseño de un módulo VHDL como APB Master tiene alguna dificultad práctica?

Revisé códigos VHDL para arquitecturas de memoria, que contienen módulos diseñados como maestros AHB, esclavos AHB, esclavos Bridge y APB. Pero no hay esclavos APB. ¿Existe alguna razón específica para excluir este módulo o I es solo porque el diseño no requiere un maestro APB?