¿Es normal que un mosfet consuma 2 vatios en operaciones inactivas?
(en su diseño) SÍ intente esto
SO ¿Por qué cuando CMOS Logic no lo hace?
La lógica opera en el modo saturado. Estos son ambos en el modo lineal. Con un Vgs grande (> 1.5V), el Rds es lo suficientemente bajo como para cortocircuitar la fuente de alimentación con lo que tienes.
V + = 25V y si Vds está equilibrado o = 12V cada uno, se perderá una gran cantidad de energía.
Además, las opciones de Capacitor no son ideales y existe una inestabilidad de riesgo si se descarga la salida. (es decir, la oscilación salvaje)
Considere cómo funciona el CMOS a 5V. Usando umbrales de 1.5V los voltajes de la puerta están saturados
A continuación, utilice la polarización de entrada adecuada para reducir los Vgs para cada uno. El zener solo usa 0.2mA y eso ni siquiera lo activa.
Independientemente, el voltaje de la compuerta es demasiado alto cuando la salida está en la región lineal.
(no solicitó una solución, así que espero que la encuentre por su cuenta y le informe al respecto)
Cuando funciona, en el mejor de los casos seguirá siendo 80% eficiente, por lo que la Clase D es tan popular.