A continuación se encuentra mi script de síntesis de Genus.tcl,
#Script
#Setting Library and Design Path
set_attribute lib_search_path ../lib/
set_attribute hdl_search_path ../design_files/
#Setting Library and Design Fi...
Tengo varios módulos simples (Verilog) escritos e incluidos en mi archivo de proyecto de Quartus.
Digamos que cada módulo de este tipo recibe una entrada de 8 bits, incrementa el valor y genera el nuevo valor.
Dependiendo de mis requisitos...